数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书03.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(三)

一、实验项目名称：规则时序电路模块设计

二、实验目的

（1）学习EDA工具的使用

（2）规则时序电路模块设计

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE-10LITE开发板。

四、实验内容

1.设计一个3-bit通用寄存器reg_3bit。D2,D1,D0为寄存器的数据输入端口，clk为时钟输入，Q2,Q1,Q0为寄存器的输出信号。每当时钟沿到来，对数据输入采样，把数据保存到寄存器的输出端。

2.设计一个6级的3-bit移位寄存器shift_reg。要求用设计