数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验B指导书02.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(二)

一、实验项目名称：组合电路设计

二、实验目的

学习EDA工具的使用和用原理图设计组合电路

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE-10LITE开发板。

四、实验内容

1．设计一个3-bit二选一选择器。D0[2:0],D1[2:0]为选择器的数据输入端口，s为选择控制端口，Dout[2:0]为选择器输出信号。

要求：

二选一选择器的功能是：当s为0时，选择D0输出，当s为1时，选择D1输出。

用基本逻辑门设计。

设计完成后生成一个二选一选择器模块。

2．设计一个3-b