数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书04.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(四)

一、实验项目名称：随机时序模块设计

二、实验目的

（1）随机时序电路设计

三、主要设备

PC机，QuartusPrimeLite软件开发平台

四、实验内容

1．设计一个序列信号发生器seq_gen，输入为：时钟clk、复位信号rst，输出为：y序列。每来一个时钟(上升沿)，y输出一个信号(0或1)。

要求：

（1）随着时钟的到来，y循环输出序列信号01011011101111011111…,序列长度为20.（这个序列有明显的规律，就是一个1，两个1，三个1，四个1，五个1，中间隔一个0）。

（2）