数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书02.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(二)

一、实验项目名称：组合电路设计

二、实验目的

（1）学习EDA工具的使用

（2）组合逻辑电路设计

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE-10LITE开发板。

四、实验内容

1.设计一个MUX4-1选择器，输入为：数据输入a[3..0]、b[3..0]、c[3..0]、d[3..0]，控制输入s[1..0]，输出为dout[3..0]，MUX4-1选择器的功能表如表1所示。用VHDL描述设计，并编译和仿真验证。

表1MUX4-1功能表

s

dout

00

a

0