数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验B指导书03.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(三)

一、实验项目名称：规则时序电路设计

二、实验目的

学习EDA工具的使用和用原理图设计规则时序电路。

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE-10LITE开发板。

四、实验内容

1．用D触发器设计一个3-bit通用寄存器。D2,D1,D0为寄存器的数据输入端口，clk为时钟输入，Q2,Q1,Q0为寄存器的输出信号。

要求：

寄存器的功能是：每当时钟沿到来，对数据输入采样，把数据保存到寄存器的输出端。

用D触发器设计。

设计完成后生成一个寄存器模块。

2．设计一个6级的