数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验B指导书04.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(四)

一、实验项目名称：状态机设计—序列检测器

二、实验目的

学习EDA工具的使用和用原理图设计随机时序电路（序列检测器）。

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE-10LITE开发板。

四、实验内容

1．用状态机设计一个1100101序列信号检测器，如图1所示。a为检测器的输入端口，待测的串行信号从a端口进入检测器。clk为时钟输入，y为输出信号(指示信号)。

要求：

检测器的功能是：每来一个时钟，检测器检测一位输入信号，当检测到一个完整的1100101序列时，检测器就输