数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书05.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(五)

一、实验项目名称：带显示的计数器

二、实验目的

（1）学习较复杂时序电路设计

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE10-Lite实验板。

四、实验内容

1．设计一个模24的BCD计数器cnt24，输入为：时钟clk、使能en，输出为：十位hq[3..0]、个位lq[3..0]。用VHDL描述设计，并编译仿真。

2.设计一个模60的BCD计数器cnt60，输入为：时钟clk、使能en，输出为：十位hq[3..0]、个位lq[3..0]、进位输出cout（每计60个时钟