数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书06.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(六)

一、实验项目名称：计时器设计

二、实验目的

（1）学习全同步计时器设计

（2）学习FPGA硬件开发的基本技能

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE10-Lite实验板。

四、实验内容

1.设计一个50M分频器fdiv，输入为50MHz的时钟信号clk，输出为频率为1Hz的信号cout。

2.设计一个带显示的能够计时、计分、计秒的计时器timer，输入为：时钟clk，输出为：时的高位显示驱动hh[6..0]、时的低位显示驱动hl[6..0]，分的高位显示驱动mh[6