数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）实验指导书07.docx

数字电路与逻辑设计——基于VerilogQuartusPrime

实验指导书(七)

一、实验项目名称：设计一个时分秒可调的数字钟

二、实验目的

（1）掌握FPGA硬件开发技能

（2）学习分析和设计一个功能较复杂的综合电路，学习电路模块的划分

（3）学习对数据通路和状态机的设计和准确描述

三、主要设备

PC机，QuartusPrimeLite软件开发平台，DE10-Lite实验板。

四、实验内容

1.设计一个数字钟clock，输入为：时钟clk、模式键mode、调整键adj，输出为：时的高位显示驱动hh[6..0]、时的低位显示驱动hl[6..0]，分的高位显示驱动mh[6..0]、分