基于重叠技术构成的模型计算机实验.docVIP

2、基于重叠技术构成的模型计算机实验 一．实验目的 1． 在基本模型机实验的基础上，进一步将其构成一台具有重叠功能的模型机。 2． 以原基本模型机的五条机器指令为例，并编写相应的微程序，具体上机调试掌握重叠概念。 二．实验设备 1．TDN-CM++教学实验系统一台。 2．PC 微机一台。 三．实验原理 1．实验原理 基本模型机实验过程中，我们已经了解了在微程序控制下自动产生各部件单元控制信号，实现特定指令的功能。而在本次试验中，引入“指令预取”部件 BIU，使指令预取与指令执行的工作重叠进行。这里，计算机“执行部件”数据通路的控制仍由微程序控制器来完成，而“指令预取”部件的数据通路由一片 CPLD 来模拟。“指令预取”部件的内部釆用三字节的先进先出栈（FIFO），在程序运行过程中，预取部件将指令从存储器中取到 FIFO 里，满为止。执行部件从 FIFO 中取得指令，在预取与执行的过程中互不影响。当执行部件遇到访内的指令时，先给 BIU 发一个请求信号，BIU 收到该请求信号后，停止给 FIFO 写数，这时总线空闲，执行部件就可以对外部设备进行读写操作。 在如下的数据通路图中，主要的控制部件是微控器、BIU 控制器及 FIFO 控制器。微控器除了要产生执行部件所需的控制信号外，还要产生控制指令预取的信号，如：REQ、WRRD、LOAD、FRD、LDAR。BIU 控制器根据微控器过来的 LDAR、ALOAD、REQ 及 FIFO 控制器的 FULL 满标志，产生 FWR、LDPC、LOAD、ACK 信号控制指令预取。FIFO 控制器根据微控器发出的 ALOAD、FRD 和 BIU 控制器的 FWR、ACK 信号对 FIFO 先进先出栈进行读写控制，本实验中采用 3 字节的 FIFO，写满之后，FIFO 控制器发 FULL 满信号告诉 BIU控制器。 FIFO 单元左边有一个三态缓冲器，由 ACK 和 FRD 信号控制，当 ACK=1 无访内请求时，来一个 FRD 信号，就将一条指令从 FIFO 中读走。FIFO 单元上面是一个双向三态缓冲器，两端分别连着内数据总线和外数据总线，由 ACK 和 WRRD 控制，BIU 控制器在收到访内请求 REQ 信号后，在总线空闲时，将 ACK 信号置 0，充许访内，这时双向三态缓冲器有效，根据 WRRD 信号对外设进行读写操作。 在数据通路上面有一个多路开关，它用来控制 AR 地址寄存器中的地址是来自 PC 计数器还是内部总线，由 LDAR 信号控制。在正常情况下 AR 内容来自 PC，在遇到间接寻址时，间接地址放在 FIFO 中，多路开关就为其提供了通路。 下面以实验程序中的第一条指令结合微程序流程图进行说明，第一条为 IN 单字节输入指令。控制台操作的前两个机器周期为空操作，用来向 FIFO 中预取两条指令，然后转向微程序入口，以机器周期(T)为序，T1 时，从 FIFO 中将预取的指令码打入 IR 寄存器进行译码，同时将第二条指令的操作数打入 FIFO 中。T2 时转入 IN 指令的执行阶段，IN 是一条访内指令，要用到总线，这时要发请求使用总线的 REQ 信号，等待应答，同时 FIFO 预取第三条指令。T3 时刻 ACK 应答信号已有效，总线开放，从输入单元将一数据通过总线打入 R0 寄存器。此时 FIFO 不能预取指令。以后的微指令不再赘述。请读者自己分析。 本实验釆用的机器指令以实验五（基本模型机设计与实现）为例。 2．数据通路框图如图 1。微代码定义见表 所示。 3．处理器的时钟及节拍电位仍由时序电路产生。如图 -2 所示： 4．本实验系统涉及到的微程序流程见图 -3。 当全部微程序设计完成后，应将每条微指令代码化，表 -2 即为将图 -3 的微程序流程图按微指令格式转化而成的“二进制微代码表”。 5．本试验的程序及微程序如下： 程 序 助记符 说明 $P0000 IN R0 “INPUT DEVICE”—R0 $P0110 ADD [0A]，R0 R0 + [0A] — R0 $P020A $P0320 STA R0，[0B] R0— [0B] $P040B $P0530 OUT [0B] [0B] —LED $P060B $P0740 JMP 00 00 —PC $P0800 $P0A01 微程序： $ $M0A01E945 $M18068A11 $M0101C848 $M0B01E946 $M17070A10 $M0200B003 $M0C01D814 $M0301A204 $M0D001001 $M04959A01 $M100