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25卷 第 6期 微 电子 学 与计 算 机 Vo1．25 No．6
2008年 6月 M ICI EI正CrIoNICS COMPUTER June2008
非理想逻辑输入对 IBIS仿真的影响及改进方法
王 骝
(上海交通大学 微电子学院，上海 200240)
摘 要：在高速数字电路端 口建模标准IBIS的基础上，提出一种改进仿真电路结构和算法的方法，用于处理经由
传输线传输的非理想信号影响BIIS驱动器仿真精度问题．简述了IBIS瞬态提取采的四波形算法，在 IBIS驱动器
模型中引入了表征输入影响的调制参数K，分析和比较了改进的模型与晶体管模型、B参数模型的仿真结果，以说
明改进后精度的提高．
关键词 ：输入输出电路模型；行为级建模；时序仿真
中图分类号：TN4 文献标识码：A 文章编号 ：1000—7180(2008)06—0082—04
TheEffectofNon-idealInputonIBIS
Simulationand Improvement
W ANG Liu
(SchoolofMicroelectronics，ShanghaiJiaotongUniversity，Shanghai200240，China)
Abstract：Anew methodforimprovingIBISsimulationⅥthslopeinputisproposed．Itresolvestheproblem thatIBIS
drivermodelisaffectedbythesignalwithdelays．A 4waveofrm algorithrnisdescribedinthispapernadparameterK is
usde forsimulatinghteaffcetofinputslope．Thenew macro-circuitworkswithHSPICE nadproducesabettersimulation
resultconsideringhteinputeffcetcomparedⅥthB-elementnadhteoriginaltransistormodd．
Keywords：IBIS；behaviormodal；timinganalysis
型只纪录了当激励信号为逻辑高低 电平时的输出，
1 引言
如果当激励信号的时间长度小于 IBIS模型所记录
IBIS(I／OBufferInformationSpecification)作为 的数据表格中的时间长度时，仿真结果会有较大的
一 种用于表示数字集成电路输入输出电路的模拟行 误差 ，这样的问题被叫做 over_clockingE1J．特别的，
为的标准，已经被广泛的应用于业界．与通常使用的 逻辑信号经过传输线，会产生一定的延迟，从而到达
晶体管级模型 (TransistorMode1)所不同的是，IBIS 接收端的信号不是 IBIS模型所默认的逻辑输入 (即
模型不包括具体的电路结构 ，以及诸如晶体管宽长 在0时刻完成逻辑电平的翻转)，输出会有较大的延
比等电路细节，IBIS使用数据表格的形式来记录输 迟误差[．
入输出电路的行为． 文中将提出一种新的方法，用于改进带有斜率
与晶体管级模型相比，虽然 IBIS模型在仿真速 的非理
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