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物理学报 Acta Phys. Sin. Vol. 62, No. 16 (2013) 168801
肖特基势垒对CdS/CdTe 薄膜电池J -V 暗性能的影响*
12† 23 12 2 1 2
赵守仁 黄志鹏 孙雷 孙朋超 张传军 邬云华
2 2 12
曹鸿 王善力 褚君浩
1) ( 中国科学院上海技术物理研究所, 红外物理国家重点实验室, 上海 200083 )
2) ( 上海太阳能电池研究与发展中心, 上海 201201 )
3) ( 华东师范大学信息科学技术学院, 上海 200241 )
( 2013年3月24 日收到; 2013年4月22 日收到修改稿)
采用数学模拟方法分析了不同背接触势垒高度(ϕ ) 对于CdS/CdTe 薄膜电池的J -V ( 电流密度- 电压) 方程的影
b
响, 得出了势垒高度与roll-over 的变化对应关系. 采用相应Cu/Mo 背电极的CdS/CdTe 薄膜电池在220—300 K 的变
温J -V 曲线的数值分析与理论分析相对照, 分析了背势垒对于J -V 曲线拟合参数的影响. 修正了ϕb 与反向饱和电流
(Jb0 ) 关系式, 理论与实验符合得非常好.
关键词: CdS/CdTe 薄膜, 伏安特性, 肖特基势垒, roll-over
PACS: 88.40.hj, 88.40.jm, 85.60.Bt DOI: 10.7498/aps.62.168801
种是利用腐蚀剂的选择性腐蚀形成高浓度Cd 空
7−9
1 引言 位 ; 一种是加入含有Cu, Sb 或Hg 等的某种元
素化合物的缓冲层10−12 , 或者两种方法结合使用.
II-VI 族化合物CdTe 薄膜吸收层在太阳能电 采用合适的退火工艺可以形成界面的互扩散, 有效
池制备及应用中具有吸收系数大(∼105 cm−1)、相 提高p-CdTe 表面受主浓度以及减少界面表面态数
应于太阳光谱(∼1.45 eV) 吸收谱段最佳、价格低 量, 降低表面态钉扎的不利影响, 这些措施可以有
廉、容易制备等优点被广泛研究及应用1−3 . 效降低势垒高度.
CdTe 背电极制备工艺对于 CdS/CdTe 薄膜 13
大量的测试结果表明 , 有着较大功函数差
电池的性能及其长期工作稳定性具有重要的作 异的不同金属与半导体接触时形成的势垒高度相
用 4−6 , 这是由于CdTe 具有较大的电子亲和能 差却很小. 这说明金属功函数对势垒高度的影响在
(χ 42—4.5 eV) 和较大的带隙(Eg 14—1.5 eV), 理论上意义较大. 本文不讨论如何降低CdS/CdTe
需要有较大功函数(Φm 60 eV) 的金属与之匹配 薄膜电池的势垒高度, 而是对势垒高度定义做出诠
才可以形成良好的欧姆接触.
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