基于FPGA的高速通道校正实现.pdfVIP

。 一 责任编辑 ：王莹 出的数据速率为200MHz。 得一组校正系数 ，包括通道2、3、4 整个系统结构框 图如 图1所示 。 校正系数 的实部、虚部 。 系统包括 ：串并转换 、计算通道校正 系数计算部分实现 的功能是利 系数、加权求和三个子模块构成。 用FIFO的128个快拍输 出数据 、FIFO 输入 速率为800MHZ的8路信 各状态指示信号 ，以通道 1为参考 ， 图2 通道校正系数计算总体结构 号分别命名为 ：data 计算通道2、3、4通道校正系数 的宴 一 1I(通道1，I 部 、虚部 ，其得 128组数据 ，取均值 部)，data_1Q(通道1，啦 B)， 即得各通道校正系数 ，以此提高系数 data4Q (通道4， B)，每路数据 计算精度。 图3 串并转换仿真图 宽度为 12bits。将输入数据送入 串 以通道2为例 ，将其校正系数命 并转换子模块 ，实现l：4转换 于是 名为 (通道2校正系数 ，I部)、 (通道2 输 出速率 为200MHz的32路信号 ， 校正系数，Q音B)，则： 图4 原始输入数据暗口 将 其 分 别 命 名 为 ： data一 1L0， c0cff 21+ err2Q=data 1I_0+j,data_1Q_0 data 1 U 1·data ZU U 性 ，现给 出仿真结果 。在 ISEl1．5和 data lI 3 ‘ · 一 1L1，’…一data — 一 ， ModelSim 6．Sc环境下 ，基于 Virtex．5 其中， data _ 4Q一3。以200MHz的速度对数 XCSVLXSOT对设计进行仿真 以及实 c。。ff2I：! ：苎 ! 。! (data21 现_4。]。图3为降低数据处理速度方 据进行处理，则可 以大大降低处理的 ． 0) (data一2Q一0) 。。ff2Q： I_： d|_l：二 !fd_】J：： ： 难度 。 (data2IO)+(data 2o 01 案 ，为观察方便 输入数据为DDR,~ 以此类推 ，得通道3、4校正系数 式 ，步进1的递增数据 。