一种高速I2C总线从器件接口IP核的设计与实现.pdfVIP

ICDesign App 《 ； 责任编辑 ：李健 高 ，从而可 以实现高速的IC总线传 SlDevice_addrf IAjReg_addrA WR_data0}A { … fA JWRdatan』 IP 输 。比如 ，当系统时钟是30M时 IzC 图2 写操作数据传输 总线就可 以lOMbit／s的速率工作 ，远 远大于Ic总线协议 中定义的最高速 率3．4Mbit／s，可满足某些高速应用的 需求 。系统中主器件产生 的信号一般 由MCU编写程序产生 。 图3 读操作数据传输 为了增加IP核的复用性和可维护 性 ．设计时采用 了图形画的设计工具 SCl summit软件 ，采用 自顶 向下的设计流 j；瑟盘 程 、底层 电路采用HDL Verilog高级 MCU j!sisr0Pi 硬件描述语言设计 。其系统应用框 图 SDA H．■ 。十。i1．1}控制模块 ／ 盎一}Rd 寄存器块 和 电路结构框图如图4所示 。 、 f读ll_一}=er~ ……“ 复位后 ，边沿检测 电路在系统时 SYS C 『．K 处 L-_+= =Ii RESET ～ l IP十复 {『理 L．]I卜B 钟 的驱动下在SDA上检测启动标记 。 ～ 一 一 … I= = { …… 检测到启动标记后收取从器件地址并 lC／FPGA 与分配 的从器件地址进行匹配 。匹配 图4IP核系统应用框图及电路结构图 后 ，从线上收取要访 问的寄存器地 的读写数据格式 。其 中s为启 动标 如图3所示 ，采用复合格式 ，传输方 址 ．并根据读写指令格式进行读写处 记 ，sR为重新启动标记 ，Deviceaddr 向改变 的时候 ，起始条件和从器件地 理、完成对IC／FPGA寄存器块 的读写 为从器件 的7位地址 ， 为 1位写指 址都会被重复 。采用复合格式用于连 访 问。具体 的电路工作 的过程可用