DSP间高速数据传输的设计与实现.pdfVIP

维普资讯 第25卷 第4期 太 原 重 型 机 械 学 院 学 报 V01．25 No4 2004年 12月 JOURNALOFTAIYUAN HEAVY MACHINERY INSTITUTE Dec．2004 文章编号 ：1000—159X(2004)04—0279—05 DSP间高速数据传输的设计与实现 贾志纲，孙志毅，李临生 (太原科技大学电子信息工程学院，太原030024) 摘 要：介绍了双 1：2RAM的结构原理、仲裁逻辑控制及相应的使用特点；提 出了在 多通道高速数据采集与处理系统 中，在 DSP与 FPGA之间采用双 口RAM实现高速、实 时、可靠的数据传输的一种方法；并以IDTTOV24为例 ，详细说明了双 1：2RAM在 由DSP处 理器和 FPGA构成的多机系统 中的具体应用。 关键词：双1：2RAM；DSP；多机通信 中图分类号：TN912 文献标识码 ：A -+ 一+ -—— -+ -+ -+ -+ -+ -+ · 语音和图像处理系统 中通常需要分别完成数 线，允许两个独立的CPU或控制器同时异步地访问 字信号处理 (DSP)算法、通信 、控制 、数据采集与人 存储单元。内部仲裁逻辑控制提供以下功能：Busy 机接 口等功能。采用多处理器结构分工完成 已成 逻辑控制 ；旗语控制访问权限分配；信令交换逻辑 为研究人员的共识。多机系统中，CPU间的通信常 等。 采用串行、并行 以及共享存储器等方式实现。其 1．1 Busy逻辑控制 中，串行、并行方式应用较多，但速率较低，因此通 常采用先人先出(FIFO)作为传输通道。但 FIFO应 如果两侧同时访 问双 口AR M 的同一存储单 用于多路数据采集与传输系统中时，因其先人先出 元，势必造成数据访 问失真。为了防止冲突的发 特性 ，多路信号的分离控制实现较复杂。双口RAM 生，采用了Busy逻辑控制，也称硬件地址仲裁逻辑。 以其快速存取和灵活的配置方式，应成为今后多 图2给出了地址总线发生匹配时的竞争时序。从时 CPU系统的首选。 序图可以看出，两端的片选信号至少相差 t (仲裁 最小时间间隔，IDTTOV24为5ns)时，内部仲裁逻辑 1 双 口RAM 的仲裁控制 可给后访问的一方输出Busy闭锁信号，直至结束对 该地址单元的访问，才撤消Busy闭锁信号。即使两 双口AR M是一种共享式多端 口存储器。图 1 CPU访 问同一单元的片选信号低跳变之差少于 所示为通用双 口静态AR M的工作和仲裁逻辑控制 t ，Busy信号也将输 出给任一 CPU，只允许另一 原理。如图1，双口ARM最大的特点是存储数据共 CPU访问该地址单元。 享 ：一个存储器配备两套独立的地址 、数据和控制 收稿 日期 ：2004-07—31 基金项 目：太原科技大学青年科技研究基金资助项 目(2004004)。 作者简介：贾志纲 (1974一)，男，山西太谷人，硕士，讲师，主要从事数字信号处理软硬件方面的研究。 维普资讯