基于AD9854的DDS＋PLL的时钟源设计.pdfVIP

电 子 测 量 技 术 第 34卷 第 8期 ELECTRONIC MEASUREMENT TECHNOLOGY 2011年 8月 基于 AD9854的DDS+PLL的时钟源设计 吴银标 谢 华 付在明 (电子科技大学 自动4J~．z-程学院 成都 611731) 摘 要：采用频率分段及直接数字频率合成技术和集成锁相环技术相结合的设计方法，来产生 0．1Hz～1．1GHz连 续可调的时钟信号。利用FPGA控制 DDS芯片、集成锁相环芯片、可编程分频器和多路选择器，顺利实现了利用集成 锁相环芯片产生 GHz的时钟输出信号。测试结果表明，输出的时钟信号的频率、抖动等性能指标能够满足设计要求。 利用集成锁相环芯片产生GHz的输出信号是创新。 关键词：直接数字频率合成 ；集成锁相环 ；AD9854；FPGA 中图分类号：TN743 文献标识码：A DDS+PLLdesignofclocksourcebasedonAD9854 W uYinbiao XieHua FuZaiming (SchoolofAutomation，UniversityofElectronicScienceandTechnologyofChina，Chengdu611731) Abstract：Thefrequencysegmentanddirectdigita1frequencysynthesistechnology(DDS)andacombinationofintegrated PLLwereintroducedinordertOproducecontinuouslyadjustableclocksignalrangingbetween0．1Hzand1．1GHz． UsingFPGA tOcontrolDDSchip，integratedPLLchip，programmabledividerandmultiplexer，wesuccessfullyproduced GHzclockoutputsignalinthemethodofusingintegratedPLLchip．Thetestresultsshowthatthefrequency，jitterand otherperformanceofoutputclock signalcanmeetourrequirements．Usingan integratedPLL chiptOgenerateGHz signalistheinnovationofthispaper． Keywords：DDS；integratedPLL；AD9854；FPGA 0 引 言 1 硬件设计 精确、稳定的时钟源是雷达、通信、信号发生器和测试 硬件电路包括控制部分和产生时钟的功能部分。控制 仪器等电子系统实现高性能指标的关键 。在本文中所研究 部分 由上位机 、单片机 、FPGA和 MAX232组成 。FPGA 的基于 AD9854的DDS+PLL的时钟源 ，是为某在研 的 控制DDS、集成锁相环、可编程分频器和多路选择器。单 “1．1Gbps高速数据发生器”项 目时序模块提供 0．1Hz～ 片机通过 MAX232与 RS232，上端和上位机相连 ，下端和 1．1GHz连续可调 的时钟信号，最小分辨率 0．1Hz， FPGA连接，从而实现串口控制。功能部分的时钟信号 由 LVPECL电平输出。由于输出频率高、带宽极宽，频率分 2部分组成 ，低频段(O．1Hz~70MHz)通过DDS内部比较 辨力高，因此采用传统的直接数字频率合成或则锁相环单 器直接产生，中、高频段 (70MHz～1．1OHz)由DDS激励 独实现已不能满足要求 ，所 以采用 DDS激励 PLL的方法。 集成锁相环产生[7]。 DDS的优点是频率分辨力高，频率转换速度快_l】]，易实现 如图1所示，功能部分的元器件主要 由2OMHz外部 捷变频，控制方便灵活_2；缺点是D