基于Quartus II的CPLD的数字系统设计与实现 教学课件 作者 王忠林 1_第3章 门 电 路.pptxVIP

37582Z3 主编第3章　门　电　路3.1　基本门电路3.2　复合逻辑电路3.1　基本门电路3.1.1　与逻辑3.1.2　或逻辑3.1.3　非逻辑3.1.1　与逻辑1. 与逻辑原理2. 设计要求3. 硬件环境4.建立工程5. 编译仿真6. 硬件实现1. 与逻辑原理当决定一件事情的各个条件全部具备时，这件事情才会发生，这样的因果关系，称之为与逻辑关系。2. 设计要求对与门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现与逻辑，用两个按键作为输入控制一个发光二极管的亮、灭，以此来验证与的逻辑关系。3. 硬件环境图3-1　与门实验所用资源示意图4.建立工程图3-2　与逻辑电路图5. 编译仿真图3-3　输入波形文件图5. 编译仿真图3-4　与逻辑功能仿真图5. 编译仿真图3-5　与逻辑时序仿真图6. 硬件实现图3-6　引脚锁定图3.1.2　或逻辑1. 或逻辑原理2. 设计要求3. 硬件环境4. 建立工程5. 编译仿真6. 硬件实现1. 或逻辑原理当决定一件事的各个条件中，只要有一个具备，这件事情就会发生，这样的因果关系，叫做或逻辑关系。2. 设计要求对或门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现或逻辑，有两个按键作为输入控制一个发光二极管的亮、灭，以此来验证或的逻辑关系。3. 硬件环境这里的硬件环境与上面的与逻辑的完全一样。由两个按键控制一个发光二极管的亮、灭。所使用的开发装置中的资源示意图如图3-1所示。4. 建立工程如图3-7　或逻辑电路图5. 编译仿真图3-8　或逻辑功能仿真图5. 编译仿真图3-9　或逻辑时序仿真图6. 硬件实现这里将引脚与硬件对应的引脚关系锁定，同样如图3-6所示。3.1.3　非逻辑1. 非逻辑原理2. 设计要求3. 硬件环境4. 建立工程5. 编译仿真6. 硬件实现1. 非逻辑原理表3-5　非逻辑真值表2. 设计要求对非门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现非逻辑，用一个按键作为输入控制一个发光二极管的亮灭，以此来验证非逻辑的关系。3. 硬件环境这里的硬件环境与上面的与逻辑的有所区别，这里只用一个按键S1。一个按键控制一个发光二极管的亮灭。4. 建立工程图3-10　非逻辑电路图5. 编译仿真图3-11　输入波形文件图5. 编译仿真图3-12　非逻辑功能仿真图5. 编译仿真图3-13　非逻辑时序仿真图6. 硬件实现图3-14　引脚锁定图3.2　复合逻辑电路3.2.1　与非逻辑电路3.2.2　或非逻辑电路3.2.3　异或逻辑电路3.2.4　同或逻辑电路3.2.5　与或非逻辑电路3.2.1　与非逻辑电路1. 与非逻辑原理2. 设计要求3. 硬件环境4. 建立工程5. 编译仿真6. 硬件实现1. 与非逻辑原理与非门逻辑运算式表示为Y=(A·B)′。可以理解为只有A和B都为1(真)时Y才为0(假)。2. 设计要求对与非门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现与非逻辑，有两个按键作为输入控制一个发光二极管的亮灭，以此来验证与非的逻辑关系。3. 硬件环境这里的硬件环境和与逻辑的完全一样。由两个按键控制一个发光二极管的亮灭。4. 建立工程图3-15　与非逻辑电路图5. 编译仿真图3-16　输入波形文件图图3-17　与非逻辑功能仿真图5. 编译仿真图3-18　与非逻辑时序仿真图6. 硬件实现图3-19　引脚锁定图3.2.2　或非逻辑电路1. 或非逻辑原理2. 设计要求3. 硬件环境4. 建立工程5. 编译仿真6. 硬件实现1. 或非逻辑原理与非门逻辑运算式表示为Y=(A+B)′。可以理解为只有A和B都为0(假)时Y才为1(真)。2. 设计要求对或非门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现或非逻辑，用两个按键作为输入控制一个发光二极管的亮灭，以此来验证或非的逻辑关系。3. 硬件环境这里的硬件环境与上一节的完全一样。用两个按键控制一个发光二极管的亮灭。4. 建立工程图3-20　或非逻辑电路图5. 编译仿真图3-21　输入波形文件图图3-22　或非逻辑功能仿真图5. 编译仿真图3-23　或非逻辑时序仿真图6. 硬件实现图3-24　引脚锁定图3.2.3　异或逻辑电路1. 异或逻辑原理2. 设计要求3. 硬件环境4. 建立工程5. 编译仿真6. 硬件实现1. 异或逻辑原理异或门逻辑运算式表示为Y=A′·B+A·B′。可以理解为只有A和B不等时Y才为1(真)。2. 设计要求对异或门进行功能仿真和时序仿真，对比两种仿真的区别，并用硬件实现异或门逻辑，用两个按键作为输入控制一个发光二极管的亮灭，以此来验证异或门的逻辑关系。3. 硬件环境这里的硬件环境和与逻辑的完全一样。用两个按键控制一个发光二极管的亮灭。4. 建立工程图3-25　异或逻辑电路图5. 编译仿真图