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37582Z4 主编第4章 时序逻辑电路4.1 加法器4.2 比较器4.3 编码器4.4 译码器4.5 数据选择器4.6 数据分配器4.1.1 半加器加器1.半加器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.硬件实现7.创建模块符号8.问题分析1.半加器的原理在不考虑来自低位进位信号的情况下,将两个1位二进制数相加,称为半加。能够实现半加运算的电路称为半加器。2.设计要求3.硬件环境设计在CPLD开发装置上实现,CPLD型号为EPM240T100C5。4.建立工程5.编译仿真6.硬件实现首先是将引脚与硬件对应的引脚关系锁定,选择菜单Assignments→Pins,出现Assignment Editor对话框。7.创建模块符号创建模块符号时,先打开已编译成功的文件HalfAdderbdf,然后选择菜单File→Create→Update→Create Symbol Files for current File,完成当前文件HalfAdderbdf符号的创建。8.问题分析4.1.2 全加器1.全加器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.硬件实现7.创建模块符号8.问题分析1.全加器原理在两个多位二进制数相加时,除了最低位以外,每一位都考虑来自低位的进位信号,这种运算称为全加。2.设计要求3.硬件环境设计在CPLD开发装置上实现,CPLD型号为EPM240T100C5。4.建立工程5.编译仿真6.硬件实现7.创建模块符号创建模块符号时,先打开已编译成功的文件FullAdderbdf,然后选择菜单File→Create→Update→Create Symbol8.问题分析4.1.3 4位串行进位加法器1. 4位串行进位加法器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.硬件实现7.问题分析1.4位串行进位加法器原理两个多位数相加时每一位都是带进位相加的,因而必须使用全加器。2.设计要求对4位串行进位加法器进行功能仿真和时序仿真,然后对仿真的结果进行分析,特别是时序仿真的时序问题和毛刺现象问题。3.硬件环境设计在CPLD开发装置上实现,CPLD型号为EPM240T100C5。4.建立工程建立工程的步骤方法与上文一样,这里的工程命名为SerialAdder。并将上一节设计的半加器FullAdderbdf文件添加到此工程中。5.编译仿真工程设置好后,进行全程编译。6.硬件实现首先是将引脚与硬件对应的引脚关系锁定,在需要锁定的节点名处,双击引脚锁定区Location,在列出的引脚号中进行选择,锁定引脚编号。7.问题分析这里设计的4位串行进位加法器,从功能上已经满足了要求,验证了多位加法器可以通过全加器的级联实现。4.1.4 4位超前进位加法器1. 4位超前进位加法器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.硬件实现7.创建模块符号8.问题分析1.4位超前进位加法器原理所谓超前进位加法器,就是通过逻辑电路提前得出每一位全加器的进位输入信号。2.设计要求对4位超前进位加法器进行功能仿真和时序仿真,然后对仿真的结果进行分析,对比串行进位加法器的时序,观察延时情况。3.硬件环境设计在CPLD开发装置上实现,CPLD型号为EPM240T100C5。4.建立工程建立工程的步骤方法与上文一样,这里的工程命名为FastCarryAdder_4bit。5.编译仿真工程设置好后,进行全程编译。6.硬件实现引脚关系的锁定与全加器的完全相同。7.创建模块符号把FastCarryAdder_4bitbdf文件创建为FastCarryAdder_4bitbdf的模块符号,如图428所示。8.问题分析这里设计的4位超前进位加法器与4位串行进位加法器从功能上相比,最大的区别是输出稳定状态的延时时间不同,前者节省2ns的时间。4.2.1 1位比较器1. 1位比较器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.硬件实现7. 问题分析1. 1位比较器原理1位数值比较器的输入、输出信号的因果关系是:输入信号是两个要进行比较的l位二进制数,现用A、B表示。2.设计要求设计一个1位数值比较器,并对其进行功能仿真、时序仿真和硬件验证。3.硬件环境设计在CPLD开发装置上实现,CPLD型号为EPM240T100C5。4.建立工程启动QuartusⅡ软件,在Quartus II管理器窗口中选择菜单File→New Project Wizard,进入新建工程向导。5.编译仿真工程设置好后,进行全程编译。选择Processing→Start Compilation命令,或单击编译器快捷方式按钮〖XC4A1.TIF〗启动全程编译。6.硬件实现首先是将引脚与硬件对应的引脚关系锁定,单击工具栏中的〖XC4A4.TIF
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