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数字电路设计与仿真 Contents NCverilog简介 NC Verilog仿真器都是基于事件算法的仿真器。仿真器读入VerilogHDL描述并进行仿真以反映实际硬件的行为。 NC Verilog是全编译仿真器，它直接将Verilog代码编译为机器码执行。其过程为： ncvlog编译Verilog源文件，按照编译指导(compile directive)检查语义及语法，产生中间数据。 ncelab按照设计指示构造设计的数据结构，产生可执行代码。除非对优化进行限制，否则源代码中的元件(element)可能被优化丢失。产生中间数据。 ncsim启动仿真核。核调入设计的数据结构，构造事件序列（时轮），调度并执行事件的机器码。有些事件可能消失(从不执行)除非限制优化过程。 编译后的所有代码的执行使用同一个核。在交互模式下，可以使用Tcl命令及其针对NC Verilog的扩展命令来修改设计和控制仿真。这将在后面进行详细描述 Verilog-XL简介 Verilog-XL是一个交互式仿真器，过程如下： 读入Verilog描述，进行语义语法检查，处理编译指导(compiler directive) 在内存中将设计编译为中间格式，将所有模块和实例组装成层次结构(设计数据结构)。源代码中的每个元件都被重新表示并能在产生的数据结构找到。 决定仿真的时间精度，在内存中构造一个事件队列的时间数据结构(时轮) 。 读入、调度并根据事件执行每一个语句。 Verilog-XL采用多种加速算法提高各种抽象级的仿真速度。 每次重新启动Verilog-XL，将重复上述步骤。 当进入交互模式时，可以输入VerilogHDL语句并加到设计的数据结构中。 NClaunch简介 NCLaunch, 是一个图形界面的用户接口，能帮助你管理大型的设计工程。配置和启动编译器NCverilog complier，描述器NCverilog elaborator以及仿真器Simulator 还可以在NCLaunch上运行像SDF compiler，HDL Analysis and Lint, Code Coverage Analyzer, NCBrowse, and Comparescan.之类的工具 NClaunch启动的界面 Nclaunch –new NClaunch运行模式 Multiple Step mode 一步步运行 compile, elaborate, and simulate 。如果我们要仿真的文件是VHDL或者混合语言设计，我们必须选用多步模式。当然对于verilog 设计也可以用多步模式。 uses the ncvlog and ncelab commands Single Step mode 一步完成compile,elabrate,simulate。但必须整个设计是用verilog的。 ncverilog command NClaunch的图形界面 NClaunch中的tools NClaunch中的utilities NCLaunch Toolbar Buttons NC-VHDL Compiler（ VHDL 编译器）—Launches ncvhdl to compile the VHDL source files that you have selected in the File Browser NC-Verilog Compiler（ Verilog 编译器）—Launches ncvlog to compile the Verilog source files that you have selected in the File Browser Elaborator（描述器）—Launches ncelab to elaborate the compiled VHDL or Verilog design units Simulator（仿真/仿真器）—Launches ncsim to simulate the design NCBrowse（ NC浏览）—Launches ncbrowse to examine the messages in the log file that you have selected in the File Browser 波形察看窗口（Waveform Window） NCLaunch下使用ncverilog的方式 一、终端命令输入 二、图形用户界面 终端命令输入 ncvlog 编译Verilog源文件 (ncvhdl对于vhdl)? ncelab 描述设计并且生成仿真的 snapshot ncsim 对snapshot进行仿真仿真