一种改进的DRAM存储器访问调度策略的研究和实现.pdfVIP

高技术通讯2004·增刊 一种改进的DRAM存储器访问调度策略的研究与实现 王绍刚①唐玉华 杨学军 温 璞 (国防科学技术大学计算机学院长沙410073) 摘要提出了一种改进的存储访问调度策略：能够保证存储访问相关性并能够最大限度 地提高多体间访问的并行度，并给出其存控实现。策略不需要软件支持，硬件实现简单。 关键词存储调度，DRAM，乱序 同应用访存特点，选择适当的编址方式能有效的提 0 引言 高存储系统的性能。 现代计算机系统中，处理器与存储器封装在不 存储系统由类似“3．D”(体，行，列)的结构组成， 同的芯片内，两者之间片外连接。但两者的性能提 访存指令在存储器的内部一般由几个操作(Bank 升速度有明显的差距，处理器每年有大约60％的性 Active，ColumnAccess)完成。Bank Precharge，Row 能提升，而存储器每年只有大约7％，结果是处理器 Precharge操作将所访问体的敏感放大器内容写回到 与存储器间的性能差距越来越大，存储器已经成为 存储器体内，RowActive操作将当要访问的行读到 整个系统性能的瓶颈【l’2J。为解决这个问题，目前 敏感放大器内，ColumnAccess完成对列的操作(读或 主要采用多级容量较小，高速SRAM的cache技术以写)。不同型号的存储器完成每种操作的时间不同， 减少存储器的访问延迟，以及访存延迟隐藏技术，如 例如，128Mb的NEC SDRAM存储颗 ttP 数据预取，指令调度等。 粒，内部有4个体，每个体内4096行，及512列，在 为了提高存储系统的带宽，DRAM存储器大多 采用多体的结构，多体间共享存储器的接口(地址， 周期(24ns)，RowActive的时延为3个时钟周期 数据，操作指令等)，多体之间并行执行操作，因而允 (24ns)，ColumnAccess的时延为1个时钟周期(8m)。 许存储器以流水的方式被访问。多体间的并行访问 根据存储器的访问特点，Scott Rixner提出了一 能有效地提高存储系统的带宽，其主要依赖具体程 种存储体访问的调度策略[3]3，能够有效地提高存储 序的访存特点及地址的编址方式，目前地址编址方 系统的带宽。为了说明存储体访问的调度策略对系 式主要有MODULO，LINER，RANDOM．H[3J等，根据不统性能影响，可以看图1所示的例子。 图1不进行调度与进行调度对存储带宽的影响 在本例中，每次存储体的访问由(P，A，C)3个操 个时钟周期，ColumnAccess需要1个时钟周期。如 作完成，其访存地址由(体，行，列)组成，Bank果当次访存与上一次访问在相同的体内的同一行 Precharge需要3个时钟周期完成，RowActive需要3内，可直接进行Column Access访问，如果在不同行， ①男，1979年生，硕士生；研究方向：高性能体系结构；联系人。 (收稿日期：加04-04．18) ——362·-——— 王绍刚等：一种改进的DRAM存储器访问调度策略的研究与实现 则需要3个完整操作完成访问。图1显示在没有进 出或写入其中的数据。 行访问调度时，连续8次访存需要56个时钟周期。