基于归并算法的高速LDPC流水线译码器设计与实现.pdfVIP

第 14卷 第34期 2014年 12月 科 学 技 术 与 工 程 Vo1．14 No．34 Dec．2014 1671-- 1815(2014)34—0208—06 ScienceTechnologyandEngineering ⑥ 2014 Sei．Tech．Engrg． 基于归并算法的高速 LDPC流水线 译码器设计与实现 刘帅威 汪鼎文 周 军 崔勇强 (武汉大学 电子信息学院，武汉 430070) 摘 要 LDPC码是一种纠错能力极强的编码，已广泛用于新一代数字电视，深空探测，卫星通讯等多种领域，基于不同要求 出现了许多不同的编码标准，所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高 速数据传输的需求，使用LDPC码Normalized最小和译码硬件实现算法以及9-J并算法原理，并结合FPGA适合并行计算的特 点，提出一种基于流水线的部分并行LDPC译码的FPGA设计，通过仿真和实验，最终完成满足卫星高速通信需求的LDPC译 码器设计。最终使用Altera公司FPGA上完成译码器设计，整个系统在时钟频率为150MHz的条件下，数据处理速率达到 1．5 Gb／s以上，数据吞吐率达到750Mb／s纠错性能优异，完全满足卫星高速数据处理要求。 关键词 低密度奇偶校验码 Normalized最小和算法 归并算法 流水线设计 中图法分类号 TN919； 文献标志码 A 低密度奇偶校验(Lowdensityparitycheck，LD— 这项设计的关键 。本文使用树状结构利用归并算 Pc)码 ，是 由Galllager于 1962年首先提出并进行 法 的思想，以完成高速译码器设计。基于这种归 研究的。LDPC码具有 良好纠错性能，是最接近香 并排序思想，结合FPGA器件适合并行运算特点以 农极限的纠错编码。其 中准循环 LDPC码 ，即 QC— 及 CCSDS推荐 (8176，7156)码型特性，提出一种适 LDPC码 】，因为其纠错性能优异，且便于硬件实 合FPGA全流水线 实现的树状节点运算单元，使 现，正在被越来越多的通信系统所采用，例如 CCS— 处理过程具有较小的线性延时。最终在Ahera公司 DS在 131．0一B-2推荐使用 (8176，7156)LDPC编 EP2S180器件上完成设计数据处理速率可 以达到 码 ，以获得较大 的编码增益。现今 LDPC译码器 1．5Gb／s，数据吞吐率达到750Mb／s。 设计主要分为三种，全并行，串行以及部分并行 。 1 LDPC译码算法原理 全并行式译码器，对于码长较长 [例如(8176，7156] 码)情况时需要运算单元数量巨大，硬件实现十分 1．1 基本算法 困难，而串行的又无法满足高速数据传输的需求。 LDPC码 的基本译码方案有两种 ：比特翻转算 针对QC—LDPC可进行平行展开 的特点，很容易发 法 和概率译码算法 。比特翻转译码算法，计算 现可以将整个矩阵拆分为若干子矩阵进行计算 ，每 复杂度低，但是无法实现LDPC码的最优译码效果； 个时钟周期更新一个子矩阵的变量节点或校验节 概率译码算法的基础上发展出了现在了BP译码 点，再通过地址映射完成置信度传播，是实现译码器 (基于置信传播)算法 。BP算法译码性能优异， 的部分并行化的一种有效手段。 普通BP译码算法 以及对数域 BP译码算法，含有大 QC—LDPC进行子矩阵划分之后 J，实现部分并 量乘法 以及双 曲线函数，通过简化得到 Normalized 行译码设计的难度大大降低。而对于高并行度，高 最小和译码算法 ¨ 。具体流程如下： 速率LD