第03章 8086微处理器及系统.ppt

第3章 8086/8088微处理器 及系统 内容安排 一. 8086/8088的内部结构 二. 8086微处理器的引脚功能 三. 8086CPU的工作模式及时序 四. 存储器系统 1. 执行部件（EU） （1）通用寄存器组 （2）专用寄存器组 §3.2 8086微处理器的引脚功能 §3.3 8086CPU的工作模式及时序 §3.4 存储器系统 作业 1. 什么是逻辑地址？什么是物理地址？ 2. 8086系统中，物理地址是如何得到的？假如CS = 2000 H，IP = 2100 H，其物理地址应是多少？ 3. 什么叫总线周期？8086CPU的一个总线周期包括多少时钟周期，什么情况下要插入Tw等待周期？插入多少个Tw取决于什么因素？ 4. 8086/8088系统中，什么是最大模式？什么是最小模式？用什么方法将8086/8088置为最大模式和最小模式？ 5. 什么是地址锁存器？8086/8088系统中为什么要用地址锁存器？锁存的是什么信息？ NMI 非屏蔽中断，输入，上升沿有效 当该引脚出现有效信号时，CPU执行完指令后，立即响应中断，不受IF影响，软件也屏蔽不掉，中断类型号是2 INTR 可屏蔽中断，输入，高电平有效 CPU在执行每一条指令的最后一个时钟周期采样该引脚，若为高电平（若IF=1），则响应中断 CLK 时钟，输入 CPU和总线控制的基准定时脉冲，一个时钟周期内具有1/3有效高电平（即占空比33％），其频率为4MHz、5MHz、8 MHz、10 MHz等 ，CPU的所有操作都是在时钟同步下进行的 RESET 复位信号，高电平有效 8086/8088要求复位信号至少维持4个时钟周期的高 电平，以完成CPU内部寄存器的复位操作。复位后 CPU从FFFF0H单元启动，在此处安排一条长转移指令， 使CPU执行一条特定的启动程序，称为引导程序 DEN 数据允许，输出，低电平有效 在最小模式下作为输出信号的输出端，有时数据总线需要加双向驱动器（8286、74LS245）就用DEN作为驱动器的选通信号，在每个存储器读、写，I/O读、写或中断响应周期中，DEN都变为有效低电平 M/IO 存储器/外设访问控制，输出 当M/IO为高电平时，表示CPU访问存储器，若为低电平时，表示CPU执行输入/出(IN\OUT)指令对外设进行访问 DT/R 数据发送/接收控制，输出 当数据总线需要双向驱动时，用来做方向控制；当为高电平时，则进行数据发送，当为低电平则为数据接收 RD 读信号、输出，低电平有效 当CPU执行存储器或I/O读操作指令时，RD 为低电平 HLDA 总线请求回答信号，输出，高电平有效 HLDA=1，表示CPU同意让出总线 WR 写信号、输出，低电平有效 当CPU执行存储器或I/O写操作指令时，WR为低电平 HOLD 请求占用总线，输入，高电平有效 当系统中其它模块或部件需要占用总线时，向CPU发出申请 DMA控制器（DMAC）向CPU发出请求占用总线信号（HOLD=1），希望CPU让出对总线的控制权。CPU接到该请求后，在执行完当前操作后，通知DMAC可以使用总线，此时总线均为高阻状态，CPU不再拥有总线控制权，只能进入等待。当HOLD变为低电平时，表示DMAC占用总线结束，CPU也将HLDA变为低电平，CPU可重新获得总线控制权 DMA（直接存储器存取）工作方式 磁盘的存取就属于DMA方式 READY “准备好”信号 ，输入 ，高电平有效 用来使CPU和慢速的存储器（或I/O设备)之间的速度匹配。当被访问的设备、数据没有准备好之前，该信号为低电平使CPU自动插入等待状态TW来延长总线周期，当数据或设备准备好时，该信号为高电平，CPU继续执行该总线周期 为避免失误设备送来的READY信号，必须先经过时钟发生器8284，与时钟CLK同步后，再送入CPU的READY引脚 TEST 测试信号，输入，低电平有效 当执行WAIT指令时，每隔5个时钟周期，CPU就对该引脚采样，若为高电平，就使CPU重复执行WAIT指令而处于等待状态，直到变为低电平，CPU脱离等待继续执行下一条指令。该引脚与WAIT配合，可以实现CPU与外设同步工作 INTA 中断响应、输出、低电平有效 CPU响应外部中断请求后，发给请求中断请求设备的回答信号，在每个中断周期的T2、T3和TW期间，它变为低电平。一般发送两个负脉冲信号，第一个通知外设，它发生的中断