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离散周期对伺服系统用全数字硬件化锁相环的影响机理.pdf
2014年 9 月 电 工 技 术 学 报 Vo1．29 NO．9
第 29卷第 9期 TRANSACT10NS0FCHINA ELECTROTECHNICAL S0ICIETY Sep． 2014
离散周期对伺服系统用全数字硬件化
锁相环的影响机理
刘亚静 范 瑜
(北京交通大学电气工程学院 北京 100044)
摘要 基于FPGA／ASIC的全数字硬件化方案具有纯硬件性、高度并行性及全定制性等优点，
是一种高速高性能的基于锁相环的磁编码器轴角转换单元设计方案。然而它却面临内部参数域确
定及字长选取等问题，而上述问题与离散周期存在着紧密的联系。本文首先利用 Delta算子对连
续域的锁相环进行离散化，依据 Delta域稳定性条件分析离散周期对锁相环的稳定性的影响机理，
从而确定系数整数字长。然后通过建立误差源及误差传播路径 L2范数模型，研究离散周期对改
进结构锁相环的变量小数字长的影响规律，从而得到系统内部变量的小数字长设计的理论依据，
最后的实验结果验证 了分析的正确性
关键词：锁相环 全数字化 硬件化 伺服系统 现场可编程逻辑阵列
中图分类号：TM315
EffectofDiscretePeriodonAll-DigitalFull-HardwarePhase—Locked
LoopUsinginServoSystem
LiuYajing Fan砌
(BeijingJiaotongUniversity Beijing 100044 China)
Abstract Thedigitalcontrolsystembasedonfield-programmablegatearray(FPGA)orapplication
specificintegratedcircuits(ASIC)hastheadvantagesoffull—hardware，parallelism，andflexibility．SOit
isahigh—speed，high—performancesolutionofmagneticencoder．to．digitalconverter(MEDC、withphase．
1ockedloop(PLL)．Buttherearesomeproblemssuchasdeterminationofparameters．region optimization
ofword-lengthetc，whichhaveacloseconnectionwithdiscreteperiod
． Thedeltaoperatorisemployed
to discretethe continuous-timePLL system SO astodo the stability analysisofdiscrete．timePLL
system withone。step-delayfirstly，SOtheintegerword—lengthofcoeffi cientsaredetermined
． Andthen．
errorsourcemodelanderrorpropagationsmodelbasedonL2．norm areestablished andtheeffectof
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