基于压缩算法的Tile64多核处理器性能的研究.pdfVIP

基于压缩算法的Tile64 多核处理器性能研究 1,2,3 1,2 1,2 马斯 ，朱科军 ，章红宇 (1．中国科学院高能物理研究所，北京，100049； 2 ．核探测技术与核电子学国家重点实验室，北京，100049； 3. 中国科学院研究生院，北京，100049；) 摘 要: 本文以Tile64 处理器开发板为硬件平台，采用SMP-Linux 为操作系统，应用Tile64 多核开发环境（MDE ）和提供给用户的API 接口开展了数据包无损压缩的研究。首先，基 于并行化的SMP-MZIP 压缩算法，测试了单个和多个处理单元的处理能力；然后，从PCIe 传输和网络传输两方面分别测试了芯片的I/O 能力；最后，将I/O 过程与压缩过程放在一起 测试得到最好的压缩速率。通过分析限制压缩速率提升的瓶颈所在，优化了压缩方案，并综 合多核处理器性能、I/O 性能等硬件上的优势，分析了Tile64 处理器应用到数据获取系统上 的可行性。 关键字:数据获取系统；Tile64 ；多核处理器；无损压缩 0 引言 随着高能物理实验的发展，探测器和电子学的通道数不断增加，读出数据量的迅速增长 给数据获取系统带来了很大的压力。海量数据的在线处理、传输及转储是未来数据获取系统 的重要研究课题。 BESIII 数据获取系统是BESIII 关键的子系统之一，它直接关系到整个BESIII 能否正常 运行并获取到高质量数据。在数据获取众多任务中，完成大容量、高速度的数据转储是非常 重要的一环。由于数据获取系统原始数据量的巨大，以及大规模存储系统设备和存储空间的 昂贵，因此数据获取系统在线进行快速的数据无损压缩具有重要的现实意义，这将有助于节 省大量的存储空间。 无损压缩需要在存储之前的数据传输过程中快速地进行，且要求做到不丢失、不改变事 例数据。以北京谱仪 III （BESIII ）为例，压缩速率要达到 100MB/s。这将要求做无损压缩 的处理器具有很高的数据吞吐能力和很强的数据处理能力。 Tile64 是美国Tilera 公司推出的 64 核处理器芯片，它的CPU 由64 个小处理单元组 成。它没有中央总线，而是将每个内核直接相连，每一个内核都是一个功能完整的处理器， 可以运行一个操作系统。该芯片上还集成了两个万兆口，一个PCIe 通道，两个内存控制器 接口等，相当于一个低功耗、处理能力强的小型服务器，是进行无损压缩的理想选择。 在应用多核处理芯片做数据获取与处理工作之前需要对其 I/O 性能以及处理能力有初 步的把握。因此，本文分别对Tile64 的I/O 能力以及处理能力进行测试，正确掌握该芯片各 方面的性能，为以后更广泛的应用提供参考。 1 硬件平台 图1 所示为Tilera Tile64 多核处理器开发板（The TILExpress card ），是一个PCIe 板卡， 插在PC 服务器主板的PCIe 槽中。 图1 Tilera Tile64 多核处理器开发板 该多核开发板集成了64 核处理芯片、4 个64 位DDR2 接口、1 个10Gbps XAUI 端口、 2 个4 通道PCIe 端口、6 个XGBE 端口、1 个 16 位HPI 和多个64 位的I/O 接口。其中64 核处理芯片为该开发板的核心部分，它的64 个处理单元以8X8 矩阵方式排列，每个单元都 是一个32 位、三级流水线、超长指令字处理器。其中重要的性能指标如表1 所示。 表 1 TILE64 硬件性能指标 Clock Frequency 700MHz Tiles 64 Operations Per Second 32-bit 166BOPs Data I/O 2-XAUI+2-PCIE 40+ Gbps Memory I/O 4-DDR2