第三章运算单元设计.pptVIP

【例3-7】已知X＝+0.1100，Y=+0.1000，求X+Y。 解：[X]补＝00.1100，[Y]补＝00.1000 [X+Y]补=[X]补+ [Y]补 =00.1100 +00.1000 01.0100 所以[X+Y]补=01.0100。 表示已溢出，即结果大于+1 【例3-9】已知X＝0.1001，Y＝0.1101，求X+Y。 解：[X]补=0.1001 [Y]补=0.1101 [X+Y]补=[X]补+ [Y]补 =0.1001 +0.1101 1.0110 所以X+Y=1.0110 本例中，X、Y均为正数，符号位都为0，但结果符号位为1，故为溢出。 4．加减法硬件配置 图3-1给出了实现加法和减法运算所需的数据路径和硬件配置。 4 补码两位乘 补码两位乘运算就是将补码一位乘与两位乘的思想结合起来，将补码一位乘的两步操作综合为一步两位乘操作。即将判断ynyn+1的状态应执行的操作与判断yn-1yn的状态应执行的操作合成一步来完成。规则如下表所示。 【例3-22】设两浮点数x＝0.100110×23，y＝-0.100111×25，求x+y。 解：假设两数在计算机中以补码表示，并采用双符号位，即 [x]补＝00,01l;00.100110 [y]补＝00,101;11.011001 1)对阶 先求阶差： [△j] 补=[ jx]补－ [jy]补=[ jx]补+[－jy]补=00,01l+11,011=11,110 所以 △j =-2 表示x的阶码比y的阶码小2，因此将x的尾数右移两位。 右移一位，得[x]补＝00,100;00.010011（0） 再右移一位，得[x]补＝00,101;00.001001（10） 至此，两数的阶码相等，表示对阶完毕。 2)尾数求和 对阶后，可进行尾数求和，即将两数尾数相加。 [x]补＝00,101;00.001001（10） [y]补＝00,101;11.011001 求和 00.001001(10) +11.011001 =11.100010(10) 3)规格化 由于尾数运算结果的符号位与最高数值为同号，需左规。 左规后得 [x+y]补＝00,100;11.000101(0) 4)舍入 采取“0舍1入”法，得到 [x+y]补＝00,100;11.000101 5)判溢出 阶码符号位为00，无溢出，故得最终结果为 x+y＝－0.111011×24 2 串行进位链 串行进位链是指并行加法器中的进位信号采用串行传递，如图3-8就是一个典型的串行进位加法器。 3 并行进位链 为了提高运算速度，现在广泛采用并行进位结构，即并行地形成各级进位。并行进位链是指并行加法器中的进位信号是同时产生的，又称先行进位、跳跃进位等。理想的并行进位链是n位全加器的n位进位同时产生，但实际实现有困难。通常并行进位链分为单重分组和双重分组两种实现方案。 (1)单重分组跳跃进位 单重分组跳跃进位是指将n位全加器分成若干小组，小组内的进位同时产生，小组与小组之间的进位串行产生，这种进位又称为组内并行、组间串行进位。以四位并行加法器为例，式3-20变换为如下表达式： C0=d0+t0C-1 C1=d1+t1C0=d1+t1d0+t1t0C-1 C2=d2+t2C1=d2+t2d1+t2t1d0+t2t1t0C-1 C3=d3+t3C2 =d3+t3d2+t3t2d1+t3t2t1d0+t3t2t1t0C-1 (式3-21) 其对应逻辑图如图3-10所示。 图中共分2个大组，每个大组又包含4个小组，第一大组内的四个小组的最高位进位C31、C27、C23、C19是同时形成的；第二大组内四个小组的最高进位C15、C11、C7、C3是同时形成的，而第二大组向第一大组的进位C15采用串行进位方式。 以第二大组为例，分析各进位的逻辑关系。 C3=D8+T8C-1 C7=D7+T7C3=D7+T7D8+T7T8C-1 C11=D6+T6C7=D6+T6D7+T6T7D8+T6T7T8C-1 C15=D5+T5C11=D5+T5D6 +T5T6D7+T5T6T7D8+T5T6T7T8C-1 (式3-23) 可见，(式3-23)与(式3-21)极为相似，因此