计算机组成与结构(主存储器)资料.pptVIP

实现差错检测和差错校正的代价是信息冗余。信息代码在写入主存时，按一定规则附加若干位，称为校验位。在读出时，可根据校验位与信息位的对应关系，对读出代码进行校验，以确定是否出现差错，或可纠正错误代码。早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错(参见第3章)。 4．5 多体交叉存储器 4．5．1 编址方式 计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图4．18(a)所示。 图4.18多体交叉存储 设存储器包括M个模块，每个模块的容量为L，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第i个模块Mi的地址编号应按下式给出： Mj+1 其中，j=0，1，2，...，L-1 i=0，1，2，...，M-1 表4.1 地址的模四交叉编址 表4．1列出了模四交叉各模块的编址序列。这种编址方式使用地址码的低位字段经过译码选择不同的存储模块，而高位字段指向相应的模块内部的存储字。这样，连续地址分布在相邻的不同模块内，而同一模块内的地址都是不连续的。在理想情况下，如果程序段和数据块都连续地在主存中存放和读取，那么，这种编址方式将大大地提高主存的有效访问速度。但当遇到程序转移或随机访问少量数据，访问地址就不一定均匀地分布在多个存储模块之间，这样就会产生存储器冲突而降低了使用率，所以M个交叉模块的使用率是变化的，大约在 之间。例如，在大型计算机中M取16至32，则平均有效存取时间至少可以缩短到单存储体的1／4至1／6。高档微机M值可取2或4。 4.5.2 重叠与交叉存取控制 多体交叉存储模块可以有两种不同的方式进行访问：一种是所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息；另一种是M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1／M，前一种称为“同时访问”，后一种称为“交叉访问”。同时访问要增加数据总线宽度。 同时访问多个存储模块能一次提供多个数据或多条指令。 多体交叉访问存储器工作时间图如图4．22(b)所示。可以看出，就每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期。 CPU和IOP(输入输出处理机)对存储器的访问是由主存控制部件控制的。 当CPU发出读或写请求操作时，由交叉编址位选择存储体。并查询该体控制部件中的“忙”触发器(BUSYi,j=0～3)是否为“1”。当该触发器为“1”时，表示存储体正在进行读或写操作，需要等待这次操作结束后将“忙”触发器置“0”，才能响应新的读或写请求。当存储体完成读写操作时，向CPU发出“回答”信号。如果CPU还要继续读、写操作，则将下一个地址码及其读、写命令送至存储控制部件，重复上述过程。 习题 4.1在计算机的主存中，常常设置一定的ROM区。试说明设置ROM区域的目的。 4.2为什么DRAM芯片的地址一般要分两次接收? 4.3对于SRAM芯片，如果片选信号始终是有效的，问: (1) 若读信号有效后，地址仍在变化，或数据线上有其他电路送来的信号，对读出有什么影响? (2) 若写信号有效后，地址仍在变化，或写入数据仍不稳定，对写入有什么影响? 4.4下图是某SRAM的写入时序图，其中R/是读/写命令控制线，当R/线为低电平时，存储器按给定地址24A8H把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。 4.5有一个512K×16的存储器，由64K×1位的2164RAM芯片构成(芯片内是4个128×128结构)，问: (1) 总共需要多少个RAM芯片? (2) 采用分散刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少? 4.6某机器中，已知有一个地址空间为0000H～1FFFH的ROM区域，现在再用RAM芯片(8K×4)形成一个16K×8的RAM区域，起始地址为2000H，假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15～A0，数据总线为D7～D0，控制信号为R/ (读/写)和MREQ(当存储器进行读或写操作时，该信号指示地址总线上 的地址是有效的)。要求画出逻辑图。 4.7SRAM和DRAM的主要差别是什么? 4.8当前较先进的微机采用何种DRAM?DDR3-1333的传输率是多少？ 4.9试从结构与应用两方面讨论E