南昌大学数字电路与逻辑设计第7章.ppt

第7章 时序电路的分析与设计 7.1 时序逻辑电路的特点与功能 7.2 时序电路的手工分析方法 7.3 同步时序逻辑电路的手工设计方法 7.4 寄存器 7.5 计数器及其手工设计 7.6 专用集成计数器传统应用 7.7 计数器通用设计模型 7.8 有限状态机 实 验 实 验 实 验 7.5.2 同步计数器设计 1．同步二进制加法计数器 （7-13） （7-14） （7-15） （7-16） 图7-25 D触发器构成的三位二进制加法计数器 1．同步二进制加法计数器 图7-26 三位二进制加法计数器的仿真波形 图7-27 用D触发器构成的3位二进制减法计数器 图7-28 3位二进制减法计数器的仿真波形 图7-29 用D触发器构成的同步四位二进制加法计数器 3．同步非二进制计数器设计 图7-30 四位二进制加法计数器的仿真波形 3．同步非二进制计数器设计 图7-31模10计数器输出状态 3．同步非二进制计数器设计 图7-32 模10同步加法计数器电路 3．同步非二进制计数器设计 图7-33 模10同步加法计数器的仿真波形 3．同步非二进制计数器设计 图7-34 原始状态图 【例7-6】设计一个模可控同步加法计数器。要求当控制信号M=0时，计数器为五进制；当M=1时，计数器为七进制。 解：（1）分析题目要求，建立原始状态图。M=0时，N=5；M=1时，N=7。 （2）确定触发器的数目及类型，选择状态编码：取n=3，选择JK触发器。编码顺序为Q2Q1Q0 。设： S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111 图7-35计数器的次态卡诺图 解：（3）画出计数器的次态卡诺图，求状态方程。 画出输出卡诺图，求输出方程。 （7-18） 图7-36 输出卡诺图 (a) Y0的卡诺图 (b) Y1的卡诺图 （7-19） 图7-37 无效状态转换图 解：（4）检查能否自启动。 表7-9 当M=0时的情况 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 表7-10 当M=1时的情况 1 0 0 0 0 1 1 1 解：（5）求驱动方程。 （6）画逻辑图。 图7-38 逻辑图 CP 1 FF1 FF2 Q1 J1 M Y0 Y1 Q2 K1 K2 J2 J0 FF0 K0 Q0 Q0 Q1 Q2 7.6.1 具有同步加载异步清0的4位二进制计数器 1. 四位二进制加计数器74LS161 加法计数 计数 × × × × ↑ 1 1 1 1 数据保持 保持 × × × × × 0 × 1 1 数据保持 保持 × × × × × × 0 1 1 同步置数 d0 d1 d2 d3 d0 d1 d2 d3 ↑ × × 0 1 异步清零 0 0 0 0 × × × × × × × × 0 QA QB QC QD A B C D CLK ENT ENP LDN CLRN 工作模式 输出 预置数据 时钟 使能 置数 清零 表7-11 74LS161功能表 7.6.1 具有同步加载异步清0的4位二进制计数器 1. 四位二进制加计数器74LS161 图7-39反馈清零法构成的模12加法计数器 图7-39 反馈清零法构成的模12加法计数器电路 【例7-7】用74LS161构成十二进制加法计数器。 解：（1）反馈清零法。 图7-40 反馈置数法构成模12加法计数器电路结构 （2）反馈置数法。 2．十进制加法计数器74LS160 图7-41 两片十进制加法计数器74LS160构成的67进制加法计数器 【例7-8】试用两片同步十进制计数器74LS160构成一个67进制计数器。 解： 图7-42 用两片74LS161构成可预置计数器 解： 【例7-9】试用74LS161设计一个8位二进制可预置计数器 图7-43 用2片74LS161构成可预置计数器的仿真波形 (a) 通过LD加载预置数据 (b )计数过程中改变预置数据 7.6.2 四位二进制可逆计数器 比较常见的4位二进制可逆计数器有74LS191和74LS193，它们都有一个加法与减法控制端。两者唯一的不同之处是74LS191具有异步加载控制，而74LS193具有异步清0控制。 7.7.1 时序逻辑设计方案考察 高速数字系统设计技术成了数字电子技术中的一个主要组成部分。 从早期出现的GAL就可以看出其更适