第三章2——运算方法.pptVIP

3.5 逻辑运算及实现;运算方法;串行加法器：每步只求1位和，将N位加分成N步实现。 ;并行加法器：用N个全加器一步实现N位相加，即N位同时相加。 ;;进位链;串行进位;并行进位;并行进位的困难;4位一组的并行进位逻辑;组内并行、组间串行进位1;由于C = function(G、P)，即C可由G、P经过与或门得到。 若每级门延迟时间为t，则各小组内进位信号传递时间为2t。 进位信号产生的时序示意图：;组内并行、组间并行进位1;GI = G4 + P4G3 + P4P3G2 + P4P3P2G1 PI = P4P3P2P1 所以 C4 = GI + PI C0 C8 = GII + PII C4 C12 = GIII + PIII C8 C16 = GIV + PIV C12 这是一组递推表达式，可展开为： C4 = GI + PI C0 C8 = GII + PII GI + PIIPI C0; C12 = GIII + PIII GII + PIIIPIIGI+ PIIIPIIPIC0 C16 = GIV + PIVGIII+ PIVPIIIGII + PIVPIIIPIIGI+ PIVPIIIPIIPIC0 上式与式3-1形式完全一样，只是字母涵义不同，所以可以利用相同的逻辑芯片。而且组间进位信号C4 、 C8 、 C12 、C16 均只与C0 和G、P有关。 组内并行、组间并行时，每个小组应产生本小组的进位生成函数和进位传递函数，所以，组内并行进位线路应修改为：第一组产生：GI 、PI 、 C1 、 C2 、 C3 ，不产生C4 第二组产生：GII 、PII 、 C5 、 C6 、 C7 ，不产生C8 第三组产生：GIII 、PIII 、 C9 、 C10、 C11 ，不产生C12 第四组产生：GIV 、PIV 、 C13、 C14、 C15 ，不产生C16;进位信号产生的时序示意图 16位ALU逻辑结构图;组内并行、组间并行进位4;组内并行、组间并行进位5;由于C = function(G、P)，即C可由G、P经过与或门得到。 若各小组内和第二级进位信号传递时间都为2t。 进位信号产生的时序示意图：;组内并行、组间并行进位7;3.6.3 多功能算逻单元 SN74181;功能表 书P100 注意：表中“+”表示逻辑加，“加”表示算术加。 用M来控制算术运算和逻辑运算 用S0~S3来控制运算类型 输入输出有两种极性 ;SN74182是与74181配套的产生并行进位信号的芯片 SN74182可利用4片74181产生的G、P信号，作为输入，并行产生每小组的最高位的进位信号。即用作第二级并行进位系统。 SN74182的输出G*、P*也是进位产生和传递函数。; 第一节 运算器组织 ;3.1.1 带多路选择器的运算器;3.1.2 带输入锁存器的运算器;3.1.3 位片式运算器; 第二节 运算方法;1. 基本关系式; ( X + Y )补 = X补 + Y补 （1） ( X - Y )补 = X补 + (-Y)补 （2）;注意：某数的补码表示与某数变补的区别。;2. 算法流程;3. 逻辑实现;3.2.1.2 溢出判断;正确;（2）A=10 B=7 10+7 ：0 1010 ;正确;（2）A=10 B=7 10+7 ： 0 1010 ;（1）3+2：;溢出= Sf1 Sf2;3.2.1.3 移位操作;（1）单符号位 ： ;（1）单符号位 ： ;3.2.1.4 舍入方法; 3.2.2 定点乘法运算;（1）手算 0.1101 ×0.1011;（2）分步乘法;步数 条件 操作 A C ; 2.算法流程; 3.运算规则;逻辑结构图：三个寄存器、一个N位加法器、一个计数器。寄存器RA 放部分积， RB 被乘数x, RC 放乘数y，运算结束时， RA 放乘积的高位部分， RC 放乘积的低位部分。; 补码一位乘法;2、x为任意值，y 0, ([y]补 = 2 + y , y = [y]补-2 = 1.y1y2...yn - 2 = 0.y1y2...yn - 1= = - y0 + 0.y1y2…yn ), 则： [x]补 . [y