基于FPGA的数字幅频均衡功率放大器设计.docVIP

基于FPGA的数字幅频均衡功率放大器设计 摘要：本文设计了一种基于FPGA的数字信号处理技术的幅频均衡功率放大器，本系统由前置放大、带阻网络、数字幅频均衡、功率放大四个部分组成。前置放大采用低噪声运放实现；数字幅频均衡采用基于频率采样的高阶FIR，实现1dB的波动；功率放大采用MOS管构成D类功放，效率超过75%、3dB带宽大于20KHz，输出10W时波形无明显失真；测试结果表明本系统具有高增益、高带宽和高效率等优点。 关键词：数字幅频均衡 FPGA 功率放大器 前置放大 带阻滤波器 中图分类号： TN914.3 文献标识码：A 文章编号：1007-9416（2015）05-0000-00 声音在电子设备拾取时或在音响设备传送中，由于电子设备自身的原因而导致幅度对频率的响应往往不同，经放大器输出后达不到原来的听觉效果，数字均衡放大器是用来改善音频频率响应的设备。本文设计实现了一种高性能的数字幅频均衡功率放大器，具有高增益、高带宽和高效率等优点。 1 系统方案 本系统的设计核心是数字幅频均衡模块和功率放大模块。采用FPGA器件来实现参数可调数字滤波器的设计，FPGA器件具有研发周期短、运行速度快、参数精确可调等优点；为了提升系统稳定性，减少资源消耗，本设计采用多周期模式来实现FIR滤波算法算法；采用D类功率放大器实现功率放大。系统的构成框图如图1所示，包括前置放大电路、带阻网络、数模转换电路、FIR数字滤波、数模转换电路和 D 类功率放大器。 2 电路与数字处理算法设计 2.1 前置放大电路设计 一般音频输入信号的电压有效值小于10mV，此时噪声对信号的影响很大。对其噪声消除是本放大器的重点。在降低噪声影响主要采取三方面措施：第一，在该放大器前加上一级低噪声射随电路，保证输入阻抗比较大，对小信号进行一级预处理；第二，在电路中加了多个滤波网络，降低电源噪声影响；第三，运放选用低噪声运放NE5534和OPA2604。第一级以射随，第二级和第三级采用反相放大方式，第二级放大20倍，第三级放大约40倍，信号总共放大为820倍。为了保证输出阻抗600Ω，在输出端串联600Ω的电阻。电路如图2所示。 2.2 功率放大电路设计 对数字均衡后的输出信号进行功率放大采用的是D类功率放大器，由四个部分组成：三角波发生、比较电路、驱动电路和末级功率放大电路。首先使用积分器对信号进行积分，并通过比较器得到三角波，与输入信号通过比较器进行比较得到调制波形。功率放大的核心电路是驱动电路和末级功率放大电路。由于IR2110兼有光耦隔离和电磁隔离的优点，故采用IR2110来驱动末级功率场效应管；由于IRF3205具有开关速率快，导通电阻低的特点，适合于高效率，高开关频率的功率放大，故采用IRF3205作为末级功率管使用，电路如图3。 2.3 数字幅频均衡器设计 采用CYCLONE系列EP1C6Q240C8芯片的FPGA作为数字幅频均衡的核心处理器件，外扩A/D选用TI公司16位高精度模数转换器ADS850，外扩D/A选用TI公司16位数模转换器DAC712。为了减少电路的复杂性提高采样和输出精度，结合采样速率（根据奈奎斯特采样定理，采样速率应为输入信号最高频率的 2 倍以上），A/D采样速率应选用40KHz以上，而为了在一个信号周期内采样更多个点，就必须采用高速A/D，高精度模数转换器ADS8505，其输入电压范围为-10V～10V，数据转换速率最高250kHz，内置参考电压源。为了使输入阻抗达到600Ω，在模数电路前置由OPA277构成的射随电路，射随的正相端并联600Ω电阻；数模转换器DAC712，其输出电压范围为-10V～10V，其输出速率最高100kHz，内置参考电压源。为了让输出波形（20Hz～20kHz）平滑，输出接三阶无源 RC 滤波器，截止频率设为25kHz。数字幅频均衡器电路框图如图4。 2.4 数字处理算法设计 因有限脉冲响应（FIR）滤波器比较容易实现线性相位特性，故数字滤波器选用FIR滤波器。实现FIR滤波器算法的基本单元包括存储单元、乘法单元、加法器和延迟单元等。存储单元用于存储滤波器的系数，可以通过仿真软件MATLAB的FDATOOL来生成系数。由于需要比较稳定的幅频特性，在此采用更加稳定的FIR滤波器。由于带阻网络的极点距离比较近，为了实现在不同的极点达到相应的均衡效果，需要设计高阶FIR滤波器，才能达到更高的频率分辨率。因为A/D采样速率在96kHz，这里设计了2045 阶FIR 滤波器，频谱分辨率为96kHz/2045 46.9Hz，能够满足实际需要。为了在不同频段达到不同的补偿滤波效果，需要采用频率采样的设计方法来设计FIR滤波器，设计重点在于计算出FIR滤波器的系数。 3 软件程序设计 均衡器设计的工作流程如图5所示： F