一种减小版图共模偏差的方法.docVIP

一种减小版图共模偏差的方法 　　摘 要： 在版图设计过程中经常会遇到差分输出信号共模点存在偏差的问题。以带共模反馈（CMFB）结构的两级运算放大器为例，对版图分别提取寄生电容C+CC和寄生电阻R进行后仿，对比后仿结果，验证了共模偏差主要是由于寄生电阻的影响。根据后仿结果，采用Calibre软件对版图寄生电阻R进行筛选，找到了影响版图共模点偏差的主要走线，通过将该走线改为并联的形式来减小寄生电阻，使输出差分信号共模偏差由0.172 3 mV下降到15.559 μV。 　　关键词： 共模偏差； 寄生参数； 并联； Calibre 　　中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2014）03?0122?03 　　A method of reducing the common mode deviation in layout 　　SHI Qin?qin， ZHANG Ke?feng， REN Zhi?xiong 　　（Huazhong University of Science and Technology， Wuhan 430074， China） 　　Abstract： The common mode deviation of differential output signals is commonplace during the layout design process. A two?stage operational amplifier with common feed?back （CMFB） structure is taken for example， the parasitic capacitors C+CC and parasitic resistors R of the layout are extracted to have post?simulation， through comparison， it is proved that the common mode deviation is mainly effected by parasitic resistors. According to the result， the parasitic resistor R of layout is screened by Calibre， and the main line affects the common mode deviation is. The common mode deviation of the differential output signals is reduced from 0.172 3 mV to 15.559 μV by decreasing the parasitic resistors through changing the lines into parallel connection. 　　Keywords： common mode deviation； parasitic parameter； parallel connection； Calibre 　　0 引 言 　　在版图设计过程中经常会遇到差分输出信号的共模点存在偏差等问题，尤其在设计高性能运算放大器的版图过程中更是常见。运放是模拟电路的基础，在LPF、VGA、ADC等电路中应用广泛[1?2]，如何设计一个高性能的运放对模拟电路设计者而言尤为重要。设计者在电路级一般较容易实现高性能的要求，但是版图设计过程中由于寄生效应的影响[3?5]，造成运放DC工作点发生偏移，严重时会直接导致电路不能正常工作。差分信号的共模点偏差是运放版图设计过程中常见的一个问题，版图设计者通常都会重点考虑版图布局对称性的要求而忽略某些敏感信号线的寄生效应对电路的影响。本文拟提出一种方法，通过 Calibre xRC提取寄生参数[6]进行后仿，采用排除法得到影响差分电路版图共模点的走线，然后通过适当的优化设计减小该走线的寄生效应，从而使版图的后仿结果达到设计要求。 　　1 方法介绍 　　1.1 问题说明 　　本文以带共模反馈的两级运算放大器电路为例说明该方法，电路结构如图1所示，OPA1的差分输入信号VIN_P，VIN_N经两级放大后输出差分信号VOUT_P，VOUT_N，OPA2为共模反馈电路，通过反馈电压[VB1，][VB2]使运放输出信号的直流点稳定。[Vbias1，][Vbias2，][Vbias3]为该运算放大器提供偏置电压。 　　对于一个全差分运算放大器来说，进行版图规划和布局时，特别需要注意对称性，本版图采用TSMC 0.18 μm CMOS设计工艺，完成图1