1位的BCD减法器.docVIP

设计一个1位的BCD数减法器 具体要求： 1）参考有关资料，找出要使用的芯片； 2）写出设计过程，并画出原理图； 3）使用Verilog HDL进行仿真。 一，设计过程 方案一：思路示意图： 电路设计: 1， 一位的BCD减法器可以使用74×283加法器来实现。 X-Y=X+Y/+1 = X3X2X1X0 + Y3/Y2/Y1/Y0/ + 1， 2，对于其输出结果，大数减小数，其进位为1，小数减大数其进位为0，故符号位需对c-out取反。 3，其具体真值表如下图所示： C0 Y3 Y2 Y1 Y0 FU F3 F2 F1 F0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 0 1 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 1 1 O 1 1 1 0 1 0 0 0 1 1 0 0 0 0 0 1 1 1 1 1 0 0 1 4，对如上的真值表利用卡诺图等方法进行化解，具体结果如下 由此关系，利用74×283与门电路搭建电路图，如图所示； 由于此图规模太大，整体示意图如图下： 具体仿真如图所示：第一个为8-6的仿真 下面为1-9的仿真图； 方案二：思路示意图: 电路设计： 1，一位的BCD减法器可以使用74×283加法器来实现。 X-Y=X+Y/+1 = X3X2X1X0 + Y3/Y2/Y1/Y0/ + 1， 2，对于其输出结果，大数减小数，其进位为1，小数减大数其进位为0，故其符号位Fu应取反。 3，对于加法器输出，为其补码。所以当差为正数，其补码原码一致，且此时c-out为1。当差为负数，此时c-outC0为0，其原码为补码减一再取反。故利用两个74×541，利用其使能端进行一次选择，对于负数，有74×541选择后，减一，可以+（-1），即加上-1的补码1111，可有高低电平来实现，最后取反，然后与当为正数时取与，作为输出结果。 具体电路图如图所示： 具体仿真如下 3-1的仿真; 1-9的仿真 二．程序设计如下：（方案一的程序） module project2(x,y,c-in,fu,f) input [4:1] x,y; input c-in; output [3:0] f; output fu; reg c0; reg [4:1] m; always(x,y) begin [4:1]y=~[4:1]y; //四个一位减法器 for(a=1;a=4;a=a+1) wire s1,c1,c2; xor(s1,x[a],y[a]); and(c1,x[a],y[a]); xor(m[a],s1,c-in); and(c2,s1,c-in); xor(c0,c2,c1); end fu=~c0; //逻辑表达式 f[0]=m[1]; f[1]=(c0!m[4]!m[3]m[2])|(c0!m[4]m[3]m[2])|(!c0m[4]m[3]m[2]!m[1])|(!c0m[4]m[3]!m[2]m[1])|(!c0m[4]!m[3]m[2]!m[0])|(!c0m[4]!m[3]!m[2]m[1]); f[2]=(c0!m[4]m[3])|(!c0m[4]!m[3]m[2])|(!c0m[4]!m[3]m[1])|(!c0m[4]m[3]!m[2]!m[1]); f[3]=(c0m[4]!m[3]!m[2])|(!c0m[4]!m[3]!m[2]!m[1])|(!c0!m[4]m[3]m[2]m[1]); end Endmodule 三，程序仿真如下： 下面为1-9的仿真图； 具体仿真如图所示：第一个为8-6的仿真 四，设计总结 1，一位BCD减法器，可以由加