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集成电路版图设计 天津大学专用集成电路设计中心 2003.8 目录 第一部分：版图设计概述。 第二部分：Cadence版图设计工具Virtuoso Layout Editor 介绍。 第三部分：Cadence版图验证工具dracula介绍 第一部分 版图设计概述 电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作； 版图设计师的工作是将所设计的电路转换为图形描述格式，即设计工艺过程需要的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout； 层次化、模块化的布局方式可提高布局的效率； 1.1 人工版图设计必要性 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计 在Layout的过程中要受到几个因素的限制： 1、设计规则（数字和模拟电路） 2、匹配问题（主要针对模拟电路） 3、噪声考虑（主要针对模拟电路） 1.2设计规则 设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折衷产物。 设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。 设计规则通常表达为λ，λ是最小栅长的0.5倍。 1.3 设计规则 1.4 影响匹配的一些因素 1.5 大晶体管的版图 估算结寄生电容非常重要，当需要最小化结寄生电容时，可以用两个晶体管共用一个结。 1.6 大晶体管的版图 1.7 晶体管的匹配问题 用大小一致的晶体管 把大晶体管分解为几个大小相同的晶体管 所有要匹配的晶体管的电流方向要求一致 所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件 差分对要采用共质心设计 1.8 匹配边界条件 1.9 共质心设计 对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图 这样的好处在x和y方向的工艺变化被抵消掉了 电容可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。 1.10 电容的匹配 1.11 电阻的匹配 多晶硅电阻：与电压无关；有较高的温度系数 扩散区或离子注入区（结（junction）,阱，或基区）：电阻较高；阻值依赖于电阻两端的电压 1.12 电阻的匹配 1.13 噪声考虑 为了最大限度减小来自于数字电路与衬底和模拟电路电源的耦合，我们需要采取一些特殊的措施 首先是数字电路和模拟电路必须用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实际上往往做不到。最少要做到：如果一个压焊点既给模拟电路供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电 1.14电源线 1.15 掩蔽技术 掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk 第二部分 Cadence版图设计工具Virtuoso Layout Editor 介绍 2.1 版图规划与步骤 版图设计通常包括：模块化分；模块布局 (Pin的位置和方向)；器件的布局和连接；块之间连结；I/O的位置和连接 版图设计次序为： -器件的布局规划：象征性的画出晶体管的位置和布线通道 -器件的定义和连接：画出THIN+POLY定义晶体管；画出Metal+Contact定义连接；画出P-Implant/N-Implant作为晶体管的源/漏；画阱。 隔离和保护： -加入足够的阱接触和衬底接触。 -加入警戒环 2.2 Virtuoso Layout Editor Cadence 最突出的优点就在版图。可以说, Cadence 的版图设计及验证工具是任何其他EDA 软件所无法比拟的。Cadence 的版图设计工具是Vituoso Layout Editor,即为版图编辑大师，版图编辑大师不但界面很漂亮，而且操作方便功能强大可以完成版图编辑的所有任务。 2.3设置 版图编辑大师的设置很简单，对于一般的Cadence 的用户而言，可以不需要进行任何设置就可启动版图大师。 设置快捷键：设置快捷键能给用户带来很大的方便。 与电路设计不同的是，版图设计必须考虑具体的工艺实现，因此，存放版图的库必须包含工艺库文件。否则将没有版层，无从画图。 显示对于版图设计也很重要因此一定要有自己的显示文件display.drf 2.4启动 启动版图大师的指令有： Icfb：Full IC design environment LayoutPlus: layout editor+diva Layout: layout editor 通过上述方法启