位全加器VHDL文本输入设计.docVIP

湖南文 理学院 姓名： 彭仕林 学号：201111020205 成绩： 组号： 2 学院：物理与电子科学学院 年级： 大三 专业：电子信息科学与技术 课程名称： EDA技术实验 日期：_____________ 一、实验名称 1位全加器VHDL文本输入设计 二、实验目的 学习QuartusII软件的应用软件的应用，以及元件例化语句，进一步熟悉VHDL设计技术。 三、实验仪器 QuartusII软件、《E-Play-SOPC教学实验箱》 四、实验原理及原理图 五、实验程序 半加器： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT (a,b : IN STD_LOGIC; s,co: OUT STD_LOGIC); END half_adder; ARCHITECTURE half1 OF half_adder IS SIGNAL c,d : STD_LOGIC; BEGIN c=a OR b; d=a NAND b; co=NOT d; s=c AND d; END half1; 全加器： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fulladder IS PORT (a, b, cin: IN STD_LOGIC; sum, co : OUT STD_LOGIC; M : out std_logic_vector(3 downto 0) ); END fulladder; ARCHITECTURE full1 OF fulladder IS COMPONENT half_adder PORT (a,b :IN STD_LOGIC; s,co:OUT STD_LOGIC); END COMPONENT ; SIGNAL u0_co,u0_s,u1_co : STD_LOGIC; BEGIN M = 0001; U0: half_adder PORT MAP(a,b,u0_s,u0_co); U1: half_adder PORT MAP(u0_s, cin, sum, u1_co); co=u0_co OR u1_co; END full1; 六、实验步骤 （1）、打开QuartusII软件。 （2）、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称。 （3）、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。 （4）、选择FPGA器件。Family选择Cyclone II，Available device选EP2C35F484C8,Packge选择Any，Pin Count 选择484，Speed grade选择Any；点击“Next”。 （5）、选择外部综合器、仿真器和时序分析器。默认使用Quartus II自带的工具。 （6）、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。 （7）、建立VHDL原文件。选择菜单“File”(“New…”。VHDL原文件编辑完后，选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。 （8）、添加文件到工程中。VHDL原文件编辑完后，选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。 （9）、编译。选择Processing/Start/Start AnalysisSynthesis，进行综合。 （10）仿真结果 （11）、添加管脚信息。选择Assignments/Assignment Editor在Edit中选择Node Fider，在Node Fider中选择List显示所有节点信息，然后全部选中。为每个节点分配引脚。 （12）、下载。下载可以选择JTAG方式，选择Tool/Programmer，选择JTAG下载方式，选择Add File，添加.sof文件，并选中