长安大学FPGA设计与运用实验报告.docVIP

《FPGA设计与应用》课程设计报告 学院（部） 信息工程学院 专 业 计算机科学与技术 班 级 计算机一班 学生姓名 学 号 *** 6 月 22 日至 6 月 28 日 共 1 周 指导教师（签字） 实验名称： 第一次实验：组合电路设计；第二次试验：时序电路设计。 二．实验目的与要求： （1）、组合电路设计： 1、掌握Verilog程序设计的一般方法； 2、掌握XIlinx的ISE软件的开发方法； 3、在BASYS2开发板上进行组合电路设计实践。 （2）、时序电路设计： 1、进一步掌握Verilog程序设计的一般方法； 2、熟练掌握XIlinx的ISE软件的开发方法； 3、在BASYS2开发板上进行时序电路设计实践。 三．实验内容： （1）组合逻辑电路设计：将8位二进制数转换为3位BCD码。要求通过拨码开关输入8位二进制数，并通过LED数码管实时显示转换后的结果。 （2）时序逻辑电路设计：编程实现一个4位的二进制计数器，并将计数值以十六进制方式显示在LED数码管上。 电路描述： （1）组合逻辑电路设计： 基本思路是把二进制按4位一组分开，把每一组对应的二进制数转换成bcd码表，最后把所有位进行bcd码相加。把11位二进制查表得出的3个数进行bcd码相加。这里把每个结果按同级单个bcd码相加，也就是9对结果加6，19对结果加12，29对结果加18类推，高一级的bcd码要加上低一级的进位,也就是高出4位的部分,最后把结果拼接。 时序逻辑电路的设计： 源程序： （1）组合逻辑电路： 顶级模块binbcd_top： module binbcd_top、 （input wire[7:0]sw, input clk, input clr, output [6:0] seg, output reg [3:0] an, output dp); wire [1:0] s; reg [3:0] digit; reg [19:0] clk_reg=0; assign dp=1; assign s=clk_reg[19:18]; always@(posedge clk or posedge clr) if (clr==1) clk_reg=0; else clk_reg=clk_reg+1; wire [9:0]temp; binbcds ts( .b(sw[7:0]), .p(temp) ); always@(*) case(s) 0:digit=temp[3:0]; 1:digit=temp[7:4]; 2:digit=temp[9:8]; //3:digit=x[15:12]; default:digit=temp[3:0]; endcase always@(*) case(s) 0:an[3:0]=4b1110; 1:an[3:0]=4b1101; 2:an[3:0]=4b1011; //3:an[3:0]=4b0111; default:an[3:0]=4b1110; endcase hex7seg d4(.x(digit),.a_to_g(seg)); endmodule 8位二进制转换3BCD码存放在10位中的binbcds模块： module binbcds( input wire [7:0] b, output reg [9:0] p ); reg [17:0] z; integer i; always @(*) begin for(i=0;i=17;i=i+1) z[i]=0; z[10:3]=b; repeat(5) begin if(z[11:8]4) z[11:8]=z[11:8]+3; if(z[15:12]4) z[15:12]=z[15:12]+3; z[17:1]=z[16:0];