数电实验教程EDA技术应用.docVIP

第四篇 EDA技术应用 实验一 1位全加器原理图输入设计 一、实验目的 学习Quartus II原理图输入设计方法和步骤，掌握应用EL-SOPC4000实验系统，将设计项目编程下载到可编程器件，并进行硬测试，验证设计的正确性。 二、实验原理 1位全加器可以用两个半加器及一个或门连接而成，因此需首先完成半加器的设计。 （1）半加器原理图设计 半加器只考虑了两个加数（a、b）本身，而没有考虑由低位来的进位，所以称为“半加”，输出so表示和数，co表示进位数。 一位半加器的加法运算可用真值表4-1-1来表示： 表4-1-1 半加器的真值表 被加数a 加数b 和数so 进位数co 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表得逻辑表示式为： 由逻辑表达式可画出半加器原理图。 （2）全加器原理图设计 全加器能进行被加数（ain）、加数（bin）和由低位来的进位（cin）三者相加，得出求和结果（sum）并给出该位的进位信号（cout）。 一位全加器的加法运算可用如下真值表4-1-2来表示： 表4-1-2 全加器的真值表 被加数ain 加数bin 低位进位cin 和数sum 进位数cout 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 由真值表得逻辑表示式为： 由逻辑表达式可利用封装的半加器元件来画出全加器原理图。 三、实验内容 （1）利用Quartus II进行1位半加器的原理图输入设计。对其进行编辑、编译、综合、适配、仿真，并且进行元件封装入库。 （2）利用半加器元件进行1位全加器的原理图输入设计。对其进行编辑、编译、综合、适配、仿真，并进行引脚锁定以及硬件下载测试。 四、预习要求 （1）完成半加器和全加器的原理图设计； （2）阅读附录，了解EL-SOPC4000实验系统的使用方法。 （3）阅读附录，掌握Quartus II设计与实验方法。 五、报告要求 实验报告包括：实验原理、过程、仿真波形，以及硬件测试结果；思考题。 六、思考题 在实验一的启发下，如何用原理图输入设计法实现4位全加器？ 实验二 组合逻辑3-8译码器的设计 一、实验目的 设计并实现一个3-8译码器；；了解VHDL设计技术。 二、实验原理 （1）译码器设计 常用的译码器有：2-4译码器、3-8译码器、4-16译码器，下面我们用一个3-8译码器的设计来介绍译码器的设计方法。 3-8译码器逻辑符号如图4-2-1所示，其真值表如表4-2-1。 图4-2-1 3-8译码器逻辑符号 表4-2-1 3-8译码器真值表 输入 输出 G1 G2A G2B A B C Y0N Y1N Y2N Y3N Y4N Y5N Y6N Y7N 0 X X X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 （2）VHDL程序基本结构 库(Library)、实体(Entity)、结构体(Architecture)----具体参见附录B。 三、实验内容 （1）设计2-4译码器的VHDL程序，用Quartus II对其进行编辑、编译、仿真，给出时序仿真波形。 （2）设计3-8译码器的VHDL程序，用Quartus II对其进行编辑、编译、仿真，给出时序仿真波形；并进行引脚锁定、硬件下载测试。 引脚锁定以及硬件下载测试：功能选择位M[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 。输入信号A、B、C、G1、G2A、G2B分别对应SW1—SW6，其中A、B、C代表三路数据输入，G1、G2A、G2B代表使能控制端；输出信号Y0～Y7对应IO9—IO16，代表8路译码数据输出。 实验接线：IO9—IO16用导线连接L1—L8，LED高电平点亮，改变拨码开关的状态，参照表4-2-1，观察实验结果。 四、预习要求 （1）阅读附录B，掌握VHDL基本设计； （2）理解译码器设计原理； （3）完成2-4、3-8译码器的VHDL源程序的编写，并逐行加以注释； （4）理解译码器使能控制端、地址输入端和译码输出端的关系。 五、报告要求 （1）实验报告包括：实验原理、程