FPGA布线开关的电路设计.docVIP

　　FPGA布线开关的电路设计|第1 摘 要：在分析隔离岛式FPGA布线结构的基础上，设计了导通晶体管布线开关和三态缓冲布线开关。设计了级恢复电路，解决了导通晶体管开关引起的静态功耗问题。提出了基于扇入的三态缓冲开关bufm，避免了一般缓冲开关的扇出问题。最后，我们对各种布线开关的延时特性作了比较，提出了一些合理的建议。 　　关键词：现场可编程门阵列；布线开关；优化设计 　　现场可编程门阵列（FPGA）的用户可编程性和低开发成本使它成为实现现代电路和系统的一种重要技术。然而，由于布线开关的面积、电阻和电容都远大于金属导线，与掩膜编程门阵列（MPGA）相比，FPGA的逻辑密度和速度都非常低。FPGA的布线资源消耗了大部分芯片面积和电路延时［1］，随着工艺水平进入深亚微米，总延时中布线延时的比例增加［2］。因此，设计快速、面积有效的布线开关，是提高FPGA的速度和密度的关键。 　　隔离岛式FPGA（这种结构已被广泛运用［3～5］）的布线开关电路如图1所示，主要包括导通晶体管布线开关和三态缓冲布线开关。本文我们着手于布 线开关的电路设计，研究各种布线开关延时和面积－延时性能及其存在的问题。针对存在的问题，提出了有效的解决办法。 1　研究方法及其条件假定　　 　　本文我们用HSPICE工具仿真开关电路的延时特性。文中各种布呖氐难邮苯峁窃赥SMC－0．35 um工艺下的HSPICE仿真结果。所有的延时数据均在信号通过（Vdd－Vt）／2＝1．35V下测得，最终延时结果为上升延时和下降延时的最大值。电路模拟过程中，我们假定所有布线导线在第三层金属上 按最小尺寸、最小间距进行布线。计算面积－延时积时，我们采用最小晶体管面积模型［6］计算各种布线开关的版图面积。另外，穿越一个逻辑块的导线段长度（1Tile长度）假设为300μm（Xlinx XC4000系列也是0．35μm工艺，1Tile长度＝316μm［7］）。 500)this.style.ouseg(this) 2　导通晶体管布线开关设计 2．1　导通晶体管布线开关尺寸优化 　　FPGA经常使用导通晶体管作为布线开关，它们需要的面积非常小，一个导通晶体管形成了一个双向开关，同时只需要一个SRAM控制位。对于短连接，使用导通晶体管开关非常快。但是，对于长连接，延时平方增加。加大导通晶体管减小了导通电阻，进而使得速度加快；但是如果太大，寄生电容增大，也浪费了面积。 　　信号通过导通晶体管开关连接的导线时，延时随串连导线段数目N的增加而平方增加，即Td＝DdomN2［8］。式中Ddom为延时常数，定义为信号通过布线开关驱动1个逻辑块长度（1Tile长度）导线段的延时。减小延时常数可以提高基于导通晶体管的布线开关的速度。我们分别研究了不同尺寸导通晶体管驱动不同长度导线的延时特性。延时常数随开关晶体管尺寸变化情况如图2所示，随着开关尺寸的增加，延时常数迅速减小，当开关尺寸增大到一定程度后，延时常数不再减小，这是因为导通晶体管尺寸很大时，导线电阻超过了晶体管的导通电阻，进一步加大导通晶体管尺寸已经没有意义。图3是延时常数与开关面积的乘积随开关尺寸变化的情况（我们采用最小晶体管面积模型［1］估算布线开关的面积）。可以看出对于4，8或8－16Tile的导线段，16尺寸的导通晶体管开关具有较好的面积－延时积。 2．2　导通晶体管存在的问题及其改进 500)this.style.ouseg(this) 500)this.style.ouseg(this) 使用NMOS导通晶体管的一个缺点是当传送逻辑高时，后续电路中产生了漏电流。NMOS开关传送高电平时，其稳态输出电压近似为Vg－Vt，这里Vg是栅电压，Vt是阈值电压。产生了一个弱“1”，而不是强“1”，使得后续门中的NMOS管和PMOS管同时部分导通。产生了明显的漏电流和静态功耗。 0．35μm的情况如图4所示，通过一个NMOS导通晶体管后，3．3 V的输入降低到2．43 V，在后续缓冲器中产生了5．56μA的漏电流。当栅压加大到3．5 V时，输出电压从2．43 V升到2．6 V，漏电流降低到0．45μA。但是随着工艺尺寸进入深亚微米，栅氧化层越来越薄，加大栅压将出现器件可靠性问题。 　　图4（c）所示的级恢复电路［9］可代替大栅压技术，将弱“1”拉到强“1”。该电路包含一个倒比PMOS上拉管和一个灵敏倒相器，形成了正反馈电路。当存在弱“1”时，灵敏倒相器给上拉管施加一个低信号打开上拉PMOS，从而增强了弱“1”，直至弱“1”被拉为强“1”。然而，当级联数N较大时，级恢复电路妨碍了将电平拉到Vss，使得下降时间变得很大，甚至不能将高电平拉低。 500)this.style.ouseg(this) 　　级恢复电路引起的下拉问题