手把手教你学CPLD、FPGA设计(十三)——触发器的设计实验.pdfVIP

· 工程师笔记 · 手把手教你学 CPLD、FPGA设计(十三) 触发器的设计实验 周兴华 前面介绍的组合逻辑 电路，其任意时 建立一个文件名为 SYRS—FF的文件夹 ， endcase 刻产生的输出仅与当时的输入有关，它没 然后建立一个 SYRS ／／case语句结束 — FF的新项 目，输入 有记忆功能。而触发器是一种具有记忆功 以下的源代码并保存为 SYRS—FF．V。 endmodule 能的电路，在任意时刻产生的输出不仅与 moduleSYRS FF(Q，QB，R，S，CLK)； — — ∥模块结束 当时的输入有关，而且还与过去的输入有 ∥模块声明及输入输出端 口列表 源代码输入完成后 ，我们将器件选择 关。 outputQ，QB： 为 EPM7128SLC84—15。引脚分配需要参 1．RS触发器 ∥定义输出端 口 考 MCUCPLDDEMO试验板 的电路原 1)．RS触发器简介 图 1为 RS触发 inputR，S，CLK； 理，这里的引脚分配见表 2。器件编译通过 器 电路框图，输入端为R、S、CLK，输出端 ∥定义输入端 口 后 ，可进行仿真 ，仿真终止时 间(End 为Q、QB，其 中时钟 CLK为输入 门控信 regQ： Time)设为 1OOZLJS，R信号半周期设为 号 ，只有 CLK信号到来时 ，输入信号 R、S ／／定义 Q为寄存器类型的变量 1O?S，S信号半周期设为 2OLlS，时钟信 才能进入触发器。依 CLK信号的触发方式 assignQB=～Q： 号(CLK)半周期设为 2uS。图2为RS触 不同 ，RS触发器可分为上升沿触发和下 ∥数据流描述 发器在 Quartusll集成开发软件中的仿真 降沿触发两种。图1为上升沿触发的RS always@(posedgeCLK) ／／每 波形。接下来进行 ．pof至 ．jed的文件转 触发器。RS触发器真值表如表 1所示。 当 CLK产生上升沿 时 换 ，最后将 ．jed文件下载到ATF1508AS 2)．RS触发器的设计 在 D盘中先 case({R，S)) 芯片中。 ／／case语句 ，根据 RS的值 ，产生散转分支 在 MCUCPLDDEM0试验板上，改 2。bO1：Q=1b1： 变 SO～Sl的输入状态 (开关拨上时为低 ： fiRS为 O1时，Q输出 1 电平，拨下时为高 电平，)，然后再按动～ · 2’blO：Q=1’bO； 下 GCLK2键。可以看到 ，LEDO、LED1的 ： fiRS为 10时，Q输出0