应用原理图在FPGA上实现B码终端分频链研究.pdfVIP

应用原理图在FPGA上实现B码终端分频链 王明贤安睿 (63726部队·宁夏银川·750004) 摘要介绍了利用原理图输八方式，借助QuartusII开发平台，在FPGA器件上实现B 码终端分频链的方法．文章的最后给出了仿真结果． 关键词FPGA；硬件描述语言；B码：仿真 1 引言 端分频链的方法以及需要解决的几个关键问题。 2电路设计 电路在设计时主要分为以下几个部分；同步判断与清零部分，脉宽调整部分以及3个不同分频 比的模块。 2．1分频模块设计 2．1．1设计分析 信号。不同频率的采样信号相位与同步秒信号之间的相位误差不能超过O．4kts。根据5MHz信号与 续分频可以得到IHz信号。 2．1．2十分频模块的设计 个脉冲时，QD输出一个脉冲，实现输入信号的5分频。将此5分频信号接到CLKA，对输入到 CLKA的信号进行2分频，从而实现输入到CLKB信号的10分频。 454 图I 10分频模块 分频模块的内部逻辑功能应用VHDL语言进行描述，描述语言如下所示 BEGIN cout -sub_wireO； _sub DOWNTO q wirel(3 0)； lpmeountereomponent：lpm_counter GENERIC width=》4． MAP(1pm 1pmtype-”LPM_COUNTER’． 2”UP”． direction 1pm ffi10) 1pm_modulus PORTMAP( cl!(_en=》clk_en, self=sclr, clock=》clock， cout_sub_wire0。 9 q sub_wirel)； 2．1．3五、二分频模块的设计 5分频和2分频模块的设计和10分频的设计基本相同，其原理图也基本一致，这里不再重复。 将不同的分频模块进行组合串联，然后采用同步计数的方法，最终得到所需要的3种脉冲采样信 号。 2．2同步判断与清零的设计 秒信号的同步精度误差小于0．4_f‘s，当采样信号与同步秒信号的相位误差超过0．4#s时，应马上进行 同步操作．基于以上的要求，在设计时做以下考虑： 1)采用同步计数的方式，所有计数模块时钟输入端采用同一个时钟信号，咀保证相位的一致 性。同时减少器件线路延时造成的相位误差。 2)只有当分频信号与同步秒信号的相位误差超过0．4pa时，同步秒信号才可以对计数器进行清 零，以免造成相位抖动。超过0．4／zs时，应马上进行同步操作。理想情况下，同步秒信号清零以 后。计数器重新开始对5MHz信号进行计数，由设计的分频链可知，第500万个时钟信号为分频秒 455 以后如果5MHz时钟信号稍后一点才出现．那么分频秒信号就会接近于ls，但不会大于1s时出 现。由此得出的结论就是：分频秒信号在下一个同步秒信号之前出现。用5MHz信号进行计数，当 计到2以后，也就是O．2邶～O．4／ts以后．同步秒信号还没有来，则认为不同步，输出失步信号，此 失步显示信号与随后的同步秒信号相与完成同步清零操作。根据以上分析设计的自动同步电路，既 能实时、准确地显示失步情况，也能在第一次失步时就自动进行同步操作。如图2所示。 籍。 围2自动同步原理图 步信号反馈至与门的输入端之一，与同步秒信号相与，完成自动同步操作。当相位误差小于0A#s 时，由于失步信号端输出的是低电平，所以同步秒信号不起作用，不能对计数器进行清零，由此减 少了电路的相位抖动。 2．3脉宽调整的设计 1MHz信号经计算可知其周期为l#s，把它作为以下电路的输入端可以轻易地实现脉宽