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基于CPLD的BCH码编-译码器的设计与实现 2010年9月西安邮电学院Sept.2010 第15卷第5期JOURNALOFXIANUNIVERSITYOFIK~ISANDTELECi)MMUNICATIONSVo1.15No.5 基于CPLD的BCH码编/译码器的设计与实现 张高记,罗朝霞2 (1.西安邮电学院通信与信息工程学院,陕西西安710121;2.西安邮电学院电子工程学院,陕西西安710121) 摘要:为提高BCH编僻码器系统性能,使硬件设计更具灵活性,提出了一种基于CPLD的BCH编/译码器实现方 法.通过设计BCH(57,44,6)编/译码器,对BCH码的构造方法,BCH编僭码器进行了研究.论述了一种基于复 杂可编程逻辑器件,采用模块化设计思想,利用VHDL硬件描述语言实现BCH编僻码器的方法;在QuartusII软件 环境下给出了BCH(57,44,6)编/译码器的仿真结果,并在CPLD器件上验证实现.仿真和实验都证明了这种方法 的可行性和正确性. 关键词:CPLD;VHDL;BCH码;编码器;Meggitt译码器 中图分类号:TN919.3文献标识码:A文章编号:1007—3264(2010)05—0030—04 0引言 BCH(Bose—Chaudhuri—Hocquenghem)码是一类 特别适用于随机差错校正的循环校验码,也是最重 要且最有效的线性分组码之一,由Bose,Chaudhuri 和Hocquenghem在1950年～1960年问提出l1J. BCH码具有严格的代数结构,能灵活地选择码参 数,如分组长度和码率,所以是到目前为止研究得最 为详尽,应用最为广泛的一类码【2J. BCH编/泽码器可通过硬件或软件实现.软件 实现方法特另lI适合计算机通信网等场合,可以直接 利用网中的计算机进行编码和译码,不需要另加专 用设备,但软件实现速度较慢;硬件实现方法速度较 高,比软件实现可快几个数量级,适合于对实时性要 求较高的语音,视频等数字通信系统J.传统硬件 实现方法,主要采用传统数字逻辑电路设计来实现, 即通过大规模集成电路来实现,这种设计方法存在 结构复杂,体积大,集成度低,稳定性不高等缺点,而 基于CPLD的硬件设计方法,正好可以克服这些缺 点,使电路设计更具灵活性和便捷性,便于实现系统 的小型化,集成化. 文中以BCH(57,44,6)码为例研究了基于 CPLD的BCH编/泽码器的设计方法,选用Altera 公司的可编程逻辑器件EP1CAQ240C8,在 QuartusⅡ开发环境下,实现BCH编/译码器. BCH编码器原理及实现 1.1BCH(57,44,6)编码器的原理 BCH码的结构完全建立在有限域的基础上,可 以用近世代数的方法精确描述【.(57,44,6)BCH 码是一个系统循环码,其产生的具体步骤为: (1)将信息多项式inf(z)预乘Xn; (2)将inf(z)除以g(z),得余式r(x); (3)系统循环码的码多项式为c(z): inf(1z)z一+r(z)的形式【5l. 由上述(57,44,6)BCH码的产生过程可以看 出:构造一个(57,44,6)BCH码的关键是要找出该 码的生成多项式g(z).当码长及纠错能力给定后 可以这样来构造生成多项式:因为(57,44,6)BCH 代码是以二元扩域GF(2)N--元域GF(2)的变换 为基础的,故首先应找到一个6次的本原多项式 P(z):+z十1,产生一个GF(2)扩域;然后在 GF(2)上找一个本原元,利用本原多项式P(z) 的根计算2￡个连续幂次根a,a,a=口所对应的 GF(2)域上的最小多项式ml(z)=,27+1,m2(z) =.+ , 27+1,m2￡(z)z.+z+./7+z十1,这 收稿日期:2010—07一l5 作者简介:张高记(1968一),男,陕西礼泉人,西安邮电学院通信与信息工程学院工程师. 第5期张高记,等:基于CPLD的BCH码编/译码器的设计与实现?31? 里t为BCH代码能纠正差错的个数,(57,44,6)BCH 码可纠两个错误,即t=2;最后计算这些最小多项 式的最小公倍式LCM(LeastCommonMultiple),得 到生成多项式g(.z): g(z)=LCM[771(z),2(),2(z)]= z 134- . ;1712+lzll+X10+z9+8+3;6+z3+z+1 利用该生成多项式,就可构造(57,44,6)BCH 循环码编码器.(57,44,6)BCH循环码编码器的电 路结构如图116]所示.当开关A和B闭合,C打开 时,编码器接收输入信息位,并且直接将其变换成编 码输出码元,同时将输入信息位送给递归移位寄存 器组用来计算余式r(X);当信息位数据都被处理完 之后,开关A和B打开,