第3章-Verilog设计入门精选.pptVIP

3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 * 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 * 3.2 时序模块及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.2 电平触发型锁存器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.2 电平触发型锁存器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.3 含异步复位/时钟使能型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.3 含异步复位/时钟使能型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.4 同步复位型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.4 同步复位型触发器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.5 异步复位型锁存器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.5 异步复位型锁存器及其Verilog表述 * 3.2 时序模块及其Verilog表述 3.2.6 Verilog的时钟过程表述的特点和规律 * 3.2 时序模块及其Verilog表述 3.2.7 异步时序模块的Verilog表述 * 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 * 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 * 3.3 二进制计数器及其Verilog设计 3.3.1 4位二进制计数器及其Verilog表述 * 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 * 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 * 3.3 二进制计数器及其Verilog设计 3.3.2 功能更全面的计数器设计 * 习 题 3-6 * 习 题 3-7 * 习 题 3-13 * 第3章 Verilog设计入门 * 3.1 组合电路的Verilog描述 3.1.1 2选1多路选择器及其Verilog描述 * 3.1 组合电路的Verilog描述 3.1.1 2选1多路选择器及其Verilog描述 * 3.1 组合电路的Verilog描述 3.1.1 2选1多路选择器及其Verilog描述 1．模块表达 2．端口语句、端口信号名和端口模式 * 3.1 组合电路的Verilog描述 3.1.1 2选1多路选择器及其Verilog描述 3．赋值语句和条件操作符 4．关键字 5．标识符 6．规范的程序书写格式 7．文件取名和存盘 * 3.1 组合电路的Verilog描述 3.1.2 4选1多路选择器及其case语句表述方式 * 3.1 组合电路的Verilog描述 3.1.2 4选1多路选择器及其case语句表述方式 * 3.1 组合电路的Verilog描述 3.1.2 4选1多路选择器及其case语句