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第4章 组合逻辑电路 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。 组合电路的研究内容 4.2.1 组合逻辑电路的分析方法 2. 举例说明组合逻辑电路的分析方法 解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。 例4-4真值表 4.3 常用组合逻辑电路模块 4.3.1 　加法器 设计一个半加器 全 加：除了两个加数，还有地位来的进位的加法运算。 全加器：实现全家运算的电路。全加器能把本位两个加数An 、 Bn 和来自低位的进位Cn-1三者相加，得到求和结果Sn 和该位的进位信号Cn 。 设计一个全加器电路： 3）集成加法器及其应用 以四选一数据选择器为例。 (2)四选一数据选择器的功能表 2）数据选择器产品介绍 3）集成数据选择器的典型应用  4.3.4 编码器 4）译码器的应用 （1)译码器的扩展 用两片74138扩展为4线—16线译码器 （2)实现组合逻辑电路 例 试用译码器和门电路实现逻辑函数： 例 某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。 解：写出各输出的最小项表达式，再转换成与非—与非形式: 4.4 组合逻辑电路中的险象竞争 险象的类型 【例1】 3） 选通法 将BI/RBO 和RBI 配合使用，可以实现多位数显示时的“无效0消隐”功能。具有无效0消隐功能的多位数码显示系统 具有无效0消隐功能的多位数码显示系统 解：将逻辑函数转换成最小项表达式， 再转换成与非—与非形式。 =m3+m5+m6+m7 = 用一片74138加一个与非门 就可实现该逻辑函数。 用一片74138加三个与非门就可实现该组合逻辑电路。 可见，用译码器实现多输出逻辑函数时，优点更明显。 译码器小结 　 把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　 译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　 二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。 4.4.1 产生险象的原因 4.4.2 现象竞争的判断 4.4.3 想象竞争的消除方法 1 B C A F d g e G1 G2 G3 G4 A F d e g tpd 2 1 由于竞争使得电路产生了暂时错误输出称之为险象。 多个信号经不同路径到达某一点有时间差，称为竞争。 4.4.1 产生险象的原因 1、0型险象 在一瞬间输出出现了一个不应该有的负脉冲，这个负脉冲就称0型险象。 2、1型险象 在一瞬间输出出现了一个不应该有的正脉冲，这个正脉冲就称1型险象。 4.4.2 险象竞争的判断 1. 代数法 检查是否存在某个变量X，它同时以原变量和反变量的形式出现在函数表达式中； 如果上述现象存在，则检查表达式是否可在一定条件下成为X+X或者X?X 的形式，若能则说明与函数表达式对应的电路可能产生险象。 A+A的形式为0型险象，AA的形式为1型险象。 Y=AB+AC 当B=C=1时，Y=A+A——0型险象 【例2】Y=(A+B)(A+C) 当B=C=0时，Y=AA——1型险象 注意 一个逻辑函数可能存在多个险象。 【例3】Y=AB+AC+BC 当B=1，C=0时，Y=A+A——0型险象 当A=0，C=1时，Y=B+B——0型险象 当A=1，B=0时，Y=C+C——0型险象 判别一个逻辑函数是否存在险象，一定要根据原函数表达式，而不能化简 当描述电路的逻辑函数为与或式时, 可采用卡诺图来判断是否存在险象。其方法是观察是否存在相切的卡诺图, 若存在则可能产生险象。 2. 卡诺图法 因此当B＝D=1，C＝0时，电路可能由于A的变化而产生险象。 00 01 11 10 00 01 11 10 AB CD 1 1 1 1 1 1 1 1 1）代数法 在不影响逻辑关系的前提下，加入冗余项或乘以多余因子，使之不出现A+A或AA的形式。 【例】Y=AB+AC+BC+AC+AB+BC 冗余项 4.4.2 险象竞争的消除方法 在产生竞争冒险门的输入端加一个选通与门，选通脉冲在电路稳定后再加上。 4）加滤波电容 在产生竞争冒险门的输出端与地之间加一个电容。 因为冒险脉冲都很窄，加电容后可消除冒险脉冲。在