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Task Queue 设计说明文档 题目（Title）： TASK QUEUE 集成（Integration）： Cyclone FPGA：EP1C12Q240C8 分组（Group）： SDRAM Bridge公共模块 参考（References）： Vijay A.Nebhrajani的《异步FIFO结构》 版本（Version）： Version1.00，2012,08,26 模块设计目的及其功能 本项目的设计属于SDRAM Bridge中的一个电路模块，目的是为SDRAM访问的申请者提供一个任务队列管理器，使得SDRAM访问申请者的任务申请和实际的与SDRAM的数据传输能够并行工作，提高SDRAM的访问效率，增加SDRAM的访问带宽，能够实现： （1）响应SDRAM访问者的申请，将访问者的访问命令存储于任务队列中； （2）向SDRAM Controller传送队列中存储的各个访问者的访问命令。 图1 TASK QUEUE模块在实际中的应用 具体功能包括： （1）（转述上一级模块的行为描述）SDRAM访问申请者的访问请求由TASK QUEUE响应受理，其行为是缓冲反映访问请求者全部信息的命令字：CMD0[31…0]、CMD1[31…0]，同时，访问请求者在访问被受理后处于通信的等待状态，本设计定义的等待状态是无条件等待状态，意味着一旦被启动访问任务，访问请求者能够立即进入访问状态，即两个含义：A、访问请求者的访问模式是从动模式；B、访问请求者的数据通道一直处于打开状态，可以用简单的传输协议实现数据传输，如RDEN/WDEN、TRDY、IRDY。 （2）（转述上一级模块的行为描述）SDRAM Controller在有能力处理新的访问请求时，从TASK QUEUE的任务队列中取出新的访问请求。通过解释请求命令，启动相应的SDRAM访问时序，发出访问请求通道选择信号，利用FIFO的模式开始SDRAM器件和访问请求者之间的数据传输。 （3）上述的描述的关系见图2 图2 TASK QUEUE与其他模块的关系 （4）最多达8个的SDRAM访问的申请者向TASK QUEUE发出访问请求DRQ[7…0]时，TASK QUEUE根据任务缓冲队列的空满状况给出响应信号ACK[7…0]，访问申请者在收到响应信号ACK[7…0]后连续两个时钟周期送出访问请求命令CMD0[31…0]、CMD1[31…0]，而TASK QUEUE同时将这两个请求命令字保存在任务缓冲队列中。 （5）多个SDRAM访问的申请者同时向TASK QUEUE发出访问请求DRQ[7…0]时，TASK QUEUE采用一种预先定义的优先顺序选择相应的访问请求者，本设计要求TASK QUEUE平均地响应每一个访问请求者。 （6）TASK QUEUE根据任务队列缓冲器的空满程度、以及SDRAM Controller的任务忙/闲状态来启动传输任务队列的访问请求命令到SDRAM Controller中，这意味着，TASK QUEUE是命令字传输的发起者。 （7）任务队列的管理采用先进先出方式。 2 模块设计要求 本项目设计的要求如下： （1）本设计用于Cyclone系列的ＦPGA器件，设计仿真要求Fit的器件是Cyclone系列的EP1C12Q240C8。 （2）要求的工作频率是133MHZ。 （3）最多处理的访问请求者数量为8个。 （4）任务队列缓冲器要求采用16×32的FIFO结构，用FPGA的EAB单元实现，以降低LE单元的使用数量。 （5）要求做改变时钟频率的仿真，保证不出现时序设计错误。为了保证模块具有一定的时序余量，提高可靠性，最高仿真频率达到150MHz。 3 系统模块端口I/O信号的定义 3.1 Source/Destination与Task Queue连接信号（48）： A. 输入信号（40）： CMD_IN[31…0]，DRQ[7…0] B. 输出信号（8）： ACK[7…0] C. 双向信号（0）： 无 3.2 SDRAM Controller与Task Queue连接信号（34）： A．输入信号（1）： ACTIVE B．输出信号（33）： CMD_OUT[31…0]，TQR C．双向信号（0）： 无 3.3 全局公共信号（2）： A．输入信号（2）： CLK，RESET B．输出信号（0）： 无 C．双向信号（0）： 无 4 系统模块及其子模块设计 4.1 子模块的划分见图3： 图3 子模块划分情况 各子模块具体设计 （1）Task_Queue Buffer模块： 功能：提供一先进先出队列（FIFO），供命令字排队。 具体实现：由Quartus II 的Megawizard Plug-In中的RAM 2-PORT生成。其大小要容纳8组