第11章_直接数字频率合成器的设计与分析教材教学课件.pptVIP

第11章 直接数字频率合成器的设计与分析 ;11.1 系统设计要求 ; DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。 ; DDS技术具有频率切换时间短(＜20 ns)，频率分辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。 ;11.2 系统设计方案 ;图11.1 DDS基本原理图; 11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图11.2所示。图中，输入信号有时钟输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。 ;图11.2 DDS内部组成框图 ; 首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。 用MATLAB语言编写的正弦函数数据采集程序如下： ;CLEAR TIC； T=2*PI/1024； t=[0:T:2*pi]; y=255*sin(t); round(y)； 用C语言编写的正弦函数数据采样程序如下： #include stdio.h #include math.h Main( ) { int I; Float s;; IF RESET=1THEN TEMP=0000000000; ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS; END ARCHITECTURE ART;;11.3.2 相位寄存器REG1的VHDL源程序 --REG1.VHD (REG2.VHD与REG1.VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END ENTITY REG1; ;ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS; END ARCHITECTURE ART; ;11.3.3 正弦查找表ROM的VHDL源程序 --ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0); CLK:IN STD_LOGIC; OUTP:OUT SIGNED (8 DOWNTO 0));;END ENTITY ROM; ARCHITECTURE ART OF ROM IS BEGIN PROCESS (CLK) IS BEGIN IF (CLKEVENT AND CLK=1)THEN CASE ADDR IS WHEN 0000000000=OUTP=000000000; WHEN 0000000001=OUTP=000000010; WHEN 0000000010=OUTP=000000011; WHEN 0000000011=OUTP=000000101;;WHEN 0000000100=OUTP=000000110; WHE