VLSI中加法器的一种高效自测试设计.docVIP

VLSI中加法器的一种高效自测试设计 第19卷第11期 2007年11月 计算机辅助设计与图形学 JOURNALOFCOMPUTER—AIDEDDESIGNamp;COMPUTERGRAPHICS Vo1.19.No.11 NOV.,2007 VLSI中加法器的一种高效自测试设计 肖继学陈光福谢永乐 (电子科技大学自动化学院成都610054) (西华大学机械工程与自动化学院成都610039) (xjx-163一com@163.com) 摘要基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量. 通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查,定位能力.借助于测试矢量左移,逻辑与操作等方 式对加法器自测试进行了设计.对8位,16位,32位行波,超前进位加法器的实验结果表明,该自测试能实现单,双 固定型故障的完全测试,其单,双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且 不会降低电路的原有性能,其测试时间与加法器长度无关. 关键词VLSI;加法器;自测试;测试生成;故障 中图法分类号TN407 AnEfficientSelf-TestDesignforAddersinVLSI XiaoJixueChenGuangjuXieYongle (SchoolofAutomationEngineering,UniversityofElectronicScienceandTechnologyofChina.Chengd610054) .(SchoolofMechanicalEngineeringandAutomation,XihuaUniversity,Chgd610039) AbstractAself—testscheme.underwhichalltestpatternsforadderundertestinVLSIareproducedby theadderself,ispresentedbasedonarithmeticadditivegenerator.Thepatternsareimprovedwiththeir optimizedinitialvalue,andthefaultdetectionandlocationcapabilitiesareenhanced.Theadderself—testiS designedwithsuchoperationsasleftshift,logicANDforthetestpatterns,andSOon.Experimentsofthe self—testfor8一bit,16一bit,32一bitripplecarryadderandcarrylook—aheadadderareperformedrespectively. Andtheresultsshowthatfortheadderswithsingleandcouplestuck—atfaults,theself—testcanimplement completetest.andtheFaultlocationratesareuptoashighas95.570%and72.656%respectively.The self—testschemecanperformat—speedtestandhasnodegradationoftheoriginalcircuitperformance,andthe testtimeiSindependentofadderlength. KeywordsVLSI;adder;self—test;generator;fault 半导体技术的飞速发展,使Ic设计步入了系统 芯片时代,人们开始了片上系统(system—onchip, SoC)的研究.Ic的这种高度集成使其测试面临着严 峻挑战,内建自测试(built—in—self—test,BIST)成为解 决SoC测试的关键方法.包括数字信号处理电路在 内的绝大多数VLSI中,大量地存在着加法器;另一 方面,基于算术加法测试生成…的测试和BIST因 其额外测试硬件开销被降至零,或者被最大限度地 降低且不会影响被测电路原有性能而备受关注一sJ. 在这些测试特别是在其BIST中,首先应确认作为 测试生成的加法器无故障.因而,研究VLSI中加法 器的自测试具有非常重要的现实意义. 收稿日期:2007—03—07;修回日期:2007—05—21.基金项目:国家自然科学基金.肖继学,男,1972年生,博士研究生,副教授,硕 士生导师.主要研究方向为VLSI测试与可测性设计,SoC测试.陈光福,男,1939年生,教授,博士生导师,主要研究方向为现代