VLSI设计基础MOS器件与工艺基础.pptVIP

（*） （*） （*） （*） （*） （*） 2.2.3 其他CMOS逻辑门 .2 三态门 相同的资源，有什么优点？ （*） 2.2.4 D触发器 .2 （*） 2.2.5 内部信号的分布式驱动结构 .2 * 2.2.5 内部信号的分布式驱动结构H-Trees Fractal structure Gets clock arbitrarily close to any point Matched delay along all paths Delay variations cause skew A and B might see big skew （*） Z = （A ·（B · C+E）+D · F）·（G+H） 设计分析举例： .2 （*） 2.3 MOS集成电路工艺基础 基本的集成电路加工工艺 CMOS工艺简化流程 Bi-CMOS工艺技术 .3 （*） 2.3.1 基本的集成电路加工工艺 .3 器件制造基本问题 掩膜板（MASKS） 图形转移技术 掺杂技术 氧化及热处理技术 气相沉积技术 （*） 2.3.1 基本的集成电路加工工艺器件制造基本问题 .3 器件和电路 选择 掺杂 互连 图形（版图） 窗口和屏蔽 掺杂 图形（版图） 导线 绝缘 图形转移 （光刻） 材料沉积 掺杂技术 氧化及热处理 （*） 2.3.1 基本的集成电路加工工艺掩膜板（MASKS） .3 设计（软） “底片”（硬） 单个电路图形 多个电路图形 （*） 2.3.1 基本的集成电路加工工艺图形转移技术 .3 两次图形转移技术 一次图形转移—光刻 二次图形转移—刻蚀 一次图形转移—电子束直写 （*） 2.3.1 基本的集成电路加工工艺掺杂技术 .3 热扩散 离子注入 （*） 2.3.1 基本的集成电路加工工艺氧化及热处理技术 .3 常规热处理 快速热处理 （*） 2.3.1 基本的集成电路加工工艺气相沉积技术 .3 LPCVD PECVD 电子束蒸发 离子溅射 PVD （*） 2.3.2 CMOS工艺简化流程 .3 （*） .3 （*） .3 （*） 2.3.3 Bi-CMOS工艺技术 以P阱CMOS工艺为基础的Bi-CMOS工艺 以N阱CMOS工艺为基础的Bi-CMOS工艺 .3 （*） 2.4 版图设计 简单MOSFET版图 大尺寸MOSFET的版图设计 .4 （*） 2.4.1 简单MOSFET版图 .4 直栅 围栅 折弯栅 套准关系 （*） 2.4.2 大尺寸MOSFET的版图设计 .4 共用掺杂区：源共用、漏共用、源漏共用 （*） 2.4.2 大尺寸MOSFET的版图设计 .4 （*） 2.4.2 大尺寸MOSFET的版图设计 .4 （*） 在本章描述了哪些问题 如何体会规律（创造性思维基础）： 器件，从PN结到各类半导体器件构造，挑战与技术应对方法。 逻辑，从标准逻辑到组合逻辑构造，与-或关系体，单输出逻辑的等效倒相器设计技术。 工艺，基本方法了解。 版图，从简单到复杂，器件复合对资源利用的贡献，分布参数的优化。 * 实际上是上拉电流和下拉电流相等. * （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 VDD RP RN 工作过程（输入1到0变化）： 1、输入从5V开始下降，在VIN-VDD VTP (|VIN-VDD| |VTP|)之前，PMOS保持截止，NMOS保持导通（没有电流），输出保持0V。 2、当输入电压满足|VIN-VDD| |VTP|，且 VIN≥VTN时，PMOS和NMOS均导通，经PMOS流过的电流一部分经过NMOS到地，一部分开始给负载电容充电，输出开始上升。 3、当VINVTN时，NMOS截止，经PMOS流过的电流全部给负载电容充电。 VDD=5V，初始状态：输入= 5V，PMOS截止，NMOS非饱和，输出=0V。 =5V 5V 0V IP IP （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 VDD RP RN IP IN 如果NMOS和PMOS相应电流相等，则上升时间和下降时间相同，且： （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 .2 R R/3 R/3 R/3 非饱和区 饱和区 电阻比=宽长比之倒比 Y×3 Y×1 （ W/L=Y） 等效倒相器中晶体管电阻 VDD 上拉 PMOS串联 下拉 NMOS串联 （*） 2.2.2 CMOS与非门和或非门的结构及其等效倒相器设计方法 .2 R 3R？ × ？ 为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、