山东农业大学《集成电路设计基础》16组合逻辑3.pptVIP

上节回顾 CMOS组合逻辑门动态特性 CMOS组合逻辑门尺寸规划 复杂CMOS门的晶体管尺寸规划 常用逻辑门的逻辑努力 不同逻辑类型本征延时的估计 延时与扇出的关系 设计快速的复合门1: 晶体管尺寸规划 加大晶体管尺寸 只有扇出延时为主时有作用 渐变尺寸规划 设计快速的复合门1: 晶体管排序 将要求速度快的输入靠近输出端 复杂门快速设计3 重组逻辑结构 F = ABCDEF 复杂门快速设计4 插入缓冲器将扇出隔离 有比逻辑 有比逻辑 思路 PDN关断，上拉电阻起作用，VOH＝VDD PDN导通，上拉电阻和PDN分压?比例逻辑 有比逻辑—无源负载 有比逻辑—有源负载 准NMOS 准NMOS实例 4输入与非门 改进的负载—DCVSL DCVSL实例——异或门 传输管逻辑 例子：与门 阈值损失 纯NMOS传输管逻辑 传输管缺陷 阈值损失 传0时Vout=0 传1时Vout=Vgate-Vt 切记：不能做后级NMOS传输管的栅！！ 电阻增大 传0时输入为源端 Vgs=Vdd 传1时输出为源端 Vgs=Vgate-Vout 当Vout上升接近Vgate-Vt时Vgs-Vt很小 平均驱动电流较弱 差分传输管逻辑——CPL 差分传输管逻辑——CPL CPL门特点 互补数据输入 用较少管子实现加法器和异或功能 差分信号极性免去了多余的倒相器 属于静态逻辑，有较好抑噪能力 模块化