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EDA技术 8位二进制全加器设计实验报告 班 级： 学 号： 姓 名： 时 间：2013-12-06 目录 方法一：自己写程序 2 一、设计原理 2 二、实验程序 3 程序1：半加器描述 3 程序2：一位二进制全加器设计顶层描述 3 程序3：D触发器描述 4 程序4：8位二进制加法器顶层描述 4 三、编译及仿真结果 9 方法二：使用LPM创立元件 10 一、打开MegaWizard Plug-In Manager 10 二、按照提示，一步步完成全加器/全减器的创建 10 三、创建成功，生成CMP文件 10 四、调用CMP文件，例化元件，生成可以使用的元件。 10 实验总结： 12 摘要 我在本实验中用顶层设计思想，用半加器、全加器、D触发器例化出八位全加器，完成了八路加法器、寄存器/锁存器的设计，上升沿触发，使用了6个数码管，分别用于显示输入A，输入B和输出，输出结果也用红灯进行了显示，溢出用绿灯表示。输入A用0~7号开关完成，输入B用10~17号开关完成，进位C用8号开关完成。 实验要求 完成八路全加器的设计，十六进制输出，上升沿触发，低电平复位，输入输出用数码管显示，用红灯显示输出，绿灯显示溢出。 方法一：自己写程序 一、设计原理 先写一个半加器，然后用两个半加器例化出一个全加器，再用八个全加器例化出一个八位全加器。原理如图。 关于上升沿触发，使用D触发器和八位全加器进行例化，D触发器接同一个时钟。最终完成上升沿触发的八位全加器的设计。 二、实验程序 程序1：半加器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END ENTITY h_adder; ARCHITECTURE FH1 OF h_adder IS BEGIN SO = NOT (A XOR (NOT B)); CO = A AND B; END ARCHITECTURE FH1; 程序2：一位二进制全加器设计顶层描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE FD1 OF f_adder IS COMPONENT h_adder IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END COMPONENT; SIGNAL D, E, F : STD_LOGIC; BEGIN U1 : h_adder PORT MAP(A = AIN, B = BIN, CO = D, SO = E); U2 : h_adder PORT MAP(A = E, B = CIN, CO = F, SO = SUM); COUT = D OR F; END ARCHITECTURE FD1; 程序3：D触发器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DEF1 IS PORT (CLK : IN STD_LOGIC; D : IN STD_LOGIC; Q : OUT STD_LOGIC); END; ARCHITECTURE bhv OF DEF1 IS SIGNAL Q1 :STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1=D; END IF; Q=Q1; END PROCESS; END bhv; 程序4：8位二进制加法器顶层描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY f_adder8 IS PORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); ASEGIN1,ASEGIN2, BSEGIN1,BSEGIN2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0); CIN : IN STD_LOGIC; CLK : IN STD_LOGIC; SUM : BUFFER STD_LOGIC_VEC