第六篇 章 并行信号赋值语句 VHDL语言 ppt.pptVIP

6．3 并行信号赋值语句 并行信号赋值语句有三种形式： ⑴简单信号赋值语句。 ⑵条件信号赋值语句。 ⑶选择信号赋值语句。 6．3．1　简单信号赋值语句 简单信号赋值语句格式如下： 赋值目标 = 表达式 例6–1 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC； BEGIN output1 = a AND b； output2 = c + d； g = e OR f； h = e XOR f； s1 = g； END ARCHITECTURE curt； 6．3．2　条件信号赋值语句 条件信号赋值语句格式如下： 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE … 表达式； 例6–2描述的电路 ENTITY mux IS PORT ( a，b，c：IN BIT； p1，p2：IN BIT； z：OUT BIT)； END mux； ARCHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c； END； 例6–4是一个元件例化的例子，首先完成一个2输入与非门的设计，然后利用元件例化产生如图6–1所示的由3个相同的与非门连接而成的电路。 --与非门的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nd2 IS PORT(a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END nd2; ARCHITECTURE behave OF nd2 IS BEGIN c=a AND b; END behave; --元件例化 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ord41 IS PORT(a1,b1,c1,d1: IN STD_LOGIC; z1: OUT STD_LOGIC); END ord41; ARCHITECTURE behave OF ord41 IS COMPONENT nd2 PORT(a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT; SIGNAL x,y: STD_LOGIC; BEGIN u1: nd2 PORT MAP(a1,b1,x); --位置关联 u2: nd2 PORT MAP(a=c1,c=y,b=d1); --名字关联 u3: nd2 PORT MAP(x,y,c=z1); --混合关联 END behave; 例6–5是一个单稳态触发器的设计 ----D触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY D IS PORT( D:IN STD_LOGIC; CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; Q:OUT STD_LOGIC); END D; ARCHITECTURE BEHAVE OF D IS BEGIN PROCESS(CLK,D,CLR) BEGIN IF CLR=1 THEN Q=0; ELSIF CLKEVENT AND CLK=1 THEN Q=D; END IF; END PROCESS; END BEHAVE; ----采用元件例化语句描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DWT IS PORT( CF:IN STD_LOGIC; CLK:IN STD_LOGIC; DD :INOUT STD_LOGIC_VECTOR(2 DOWNTO 0); SHCH:OUT STD_LOGIC); END DWT; ARCHITECTURE BEHAVE OF DWT IS COMPONENT