PCI总线规范20版简介.doc

PCI总线规范(2.0版)简介 在一个PCI系统中可以做到:高速外部设备与低速外部设备并存,P CI总线与ISA/EISA总线并存。从下图中可以看到,PCI Bridge/Me-mor y controller实现了PCI总线的全部驱动控制。 图1 PCI System Block diagram 一、PCI局部总线的特点 1.高性能 ?32位总线宽度,可升级到64位。 ?支持猝发工作方式,后边可跟无数个数据期,改善了由写确定的 图像质量。 ?处理器/内存子系统能力完全一致。 ?同步总线操作的工作频率可达到33MHz 。 2.低成本 ?采用最优化的芯片,标准的ASIC技术和其他处理技术相结合。 ?多路复用体系结构减少了管脚个数和PCI部件。 ?在ISA、EISA、MCA基本系统上的扩展板,也可以在PCI系统工作 。PCI到ISA、EISA、MCA的转换由厂家提供,减少了用户的开发成本, 避免了混乱。 3.使用方便 能够自动配置参数,支持PCI总线扩展板和部件。PCI设备包含配 置寄存器,可用来存放设备配置的信息。 4.寿命长 ?处理器独立,支持多种处理器及将来待开发的更高性能处理器, 并且不依赖任何CPU。 ?支持64位地址。 ?5V和3V信号环境已规范化;工业上5V到3V已完成平滑过渡。 ?附加板尺寸较小。 5.可靠性高 ?可以比较乐观地认为,即使扩展卡超过了电力负荷的最大值,系 统也可以运行。 ?通过了以硬件模式进行的2000多小时的电子Spice模拟试验。 ?32位、64位扩展板和部件正、反向兼容。 ?在局部总线的部件级满足负载和频率需求的情况下,可以提高 附加卡的可靠性和可操作性。 6.灵活 ?多主控器允许任何PCI主设备和从设备之间进行点对点的访问 。 ?共享槽口既可以插标准的ISA、EISA、 MCA板,也可以插PCI扩 展板。 7.数据完整 PCI提供的数据和地址奇偶校验功能,保证了数据的完整和准确。 8.软件兼容 PCI部件和驱动程序可以在各种不同的平台上运行。 二、PCI总线信号定义 1.系统信号定义 CLK IN:系统时钟信号对于所有的PCI设备是输入信号。除了RST# 、IRQB#、IRQC#、IRQD#之外,其他的PCI信号都在时钟上升沿有效。 这一频率也称为PCI总线的工作频率。 RST # IN:复位信号。用来使PCI特性寄存器和定序器相关的信号 恢复初始状态。RST#和CLK可以不同步。当设备请求引导系统时,将响 应RESET,复位后将响应系统引导。 2.地址和数据信号 AD[31:00] T/S地址和数据共用相同的PCI引脚。一个PCI总线传 输事务包含了一个地址信号期和接着的一个(或无限个)数据期。PCI 总线支持猝发读写功能。在FRAME#有效时,是地址期;在IRSY#和TRDY# 同时有效时,是数据期。 C/BE[3::00] T/S总线命令和字节使能信号。在地址期,C/BE[3:0 ]#定义总线命令;在数据期,C/BE[3::0]#用作字节使能。 PAR T/S奇偶校验信号。它通过 AD[31::00] 和C/BE[3::0]进行 奇偶校验。 3.接口控制信号 FRAME#S/T/S:帧周期信号,是当前主设备的一个访问开始和持续 时间。FRAME#预示总线传输的开始;FRAME#失效后,是传输的最后一个 数据期。 IRDY# S/T/S:主设备准备好信号。当与 TRDY# 同时有效时,数据 能完整传输。在写周期,IRDY# 指出数据变量存在AD[31::00];在读周 期,IRDY#指示主控器准备接收数据。 TRDY# S/T/S:从设备准备好信号。预示从设备准备完成当前的数 据传输。在读周期,TRDY#指示数据变量在AD[31::0]中;在写周期,指 示从设备准备接收数据。 STOP# S/T/S:从设备要求主设备停止当前数据传送。 LOCK# S/T/S:锁定信号。当该信号有效时,一个动态操作可能需 要多个传输来完成。 IDSEL IN: 初始化设备选择。在参数配置读写传输期间,用作 芯片选择。 DEVSEL#S/T/S:设备选择信号。该信号有效时,指出有地址译码器 的设备作为当前访问的从设备。作为一个输入信号,DEVSEL#显示出总 线上某处、某设备被选择。 4.仲裁信号 REQ# S/T/S: