低成本PLL倍频器ASIC设计.docVIP

低成本PLL倍频器的ASIC设计 　　该芯片是采用最廉价的方式实现从一个低成本的石英晶振输入产生一个高质量的、高频率的时钟输出。利用锁相环（PLL）技术，采用低成本的CMOS加工工艺加工成价格低廉的ASIC。该芯片可实现高至160MHz的频率输出，并通过可编程的方式调整片上ROM，可获得多种不同的倍频比例，输出多种不同的频率值，芯片设有时钟输出使能端，可方便的与MCU系统相配合。 　　设计该芯片的目的是与目前市场上MCU产品相配合，为多时钟系统提供低成本的时钟系统解决方案。同时，该芯片应用配置简单，并可以多芯片扩展。 　　 　　1、芯片的PLL电路系统结构定义 　　 　　芯片的电路系统结构框图如图1所示。 　　 　　图1PLL芯片电路系统结构框图 　　 　　芯片工作过程如下： 　　芯片管脚S0和S1设置好状态之后，经过端口译码产生四条控制线，通过这些控制线控制ROM部分，通过ROM的译码产生两组控制线分别控制两组分频器，分别设置为M分频和N分频。M分频器和N分频器分别接受反馈时钟信号和参考时钟信号进行分频处理，经分频后的信号送给相频检测器进行相位比较，相频检测器生成UP和DN脉冲信号，UP和DN脉冲信号经过VCTR和LPF单元的处理之后生成压控振荡器的控制电压，压控振荡器VCO在该电压的控制下调节环型振荡器的输出频率，环型振荡器的输出经过分频产生芯片的时钟输出和M分频器的反馈时钟输入。这样芯片就完成了一个工作流程。 　　芯片中的OSC模块完成石英晶振的时钟建立；VREF模块完成压控振荡器的基准电压的生成；PM模块实现对电源电压的监控。 　　 　　2、 芯片的电路实现与仿真验证 　　 　　2.1 VCO电路设计 　　图示VCO是基于相位偏移振荡器，也称为环路振荡器。这种电路在数字IC中广泛地采用，环路振荡器是由延迟器件级连而成并形成闭环反相反馈。环形振荡器能在较宽地范围内形成线性控制频率。 　　 　　图2 VCO的电路结构图 　　 　　在环形振荡器中使用的延迟元件一般为缓冲器。环形振荡器为单端器件即为单输入单输出。单端延迟器件典型优点是节约面积和功耗，在本设计中采用如图4示的延迟结构。延迟器件地源电压采用VREF来作为静态电源。这种结构提供更佳地电源抑制性能，可以从本质上降低PLL的输出抖动。 　　电路仿真波形如图3到图4所示。图3是VCO控制电压的动态控制过程，从波动到稳定到1.51V的过程；图4是VCO控制电压作用下VCO时钟输出过程。VCO控制电压作用下VCO时钟输出过程中，VCO输出频率的变化。图4同时描述VREF变化过程的细节。 　　 　　图3 VCO的电路仿真图（控制电压） 　　 　　图4 VCO仿真放大图 　　 　　2.2 相位检测器的电路设计 　　相位检测器检测参考输入相位与PLL地反馈相位之间的相位差值。有几种类型的相位检测器可以采用，它一旦锁定时，每种结构都允许环路达成不同的相位关系。相频检测器（PFD）能够用于相位检测来实现相位锁定。PFD通常基于两个SR锁存器，其特性是当锁定时频率偏低时只产生UP脉冲，当频率太高时只产生DN脉冲。 　　 　　图5 相位检测器的电路 　　 　　图6 相位检测器的动态过程仿真波形 　　 　　因为这种特性，PLL使用PFD可以减缓控制电压。平均而言，在达到正常的频率时电荷泵的电流可以减少一半，并且不会错误地锁定参考频率的谐波上，PFD是PLL中最广泛采用的相位检测器。 　　相位检测器有一些潜在的问题，由于参考信号和反馈信号边沿的差异，或者电路的不同步，或者参考路径和反馈路径上的版图差异等会造成相位检测器上的输入偏移。同时，相位检测器在锁定点附近会表现出非线性，这种非线性即导致“鉴相死区”或“高增益区”，使得在参考信号和反馈信号输入时表现不敏感或过于敏感。因此，为了更好地发现相位检测器的问题，必须和电荷泵一起仿真验证。图6 描述在系统工作中相位检测器的动态过程，在PH2和PH1的作用下CLK1和CLK2逐渐趋同。 　　 　　 　　图7 电荷泵的电路图及仿真图 　　 　　2.3 电荷泵的电路设计 　　电荷泵可以有多种结构方式。结构关键问题是输入偏移量和线性，充电和放电电流的失配或电荷注入都会导致输入偏移，在锁定点附近的非线性可能由电流源的开关特性或边沿的特性决定。在设计过程中主要目的是确定电荷泵的输出的最大电压Ufmax和最小电压Ufmin。 　　 　　2.4 环路滤波器的设计 　　环路滤波器直接连接到电荷泵来积分和滤波相位误差。当电源信号作为控制电压的参考值时，通过器件的阈值调制作用，衬底噪声会耦合到延迟器件上。对于环路滤波器的电容和固定偏量的器件，通过采用阱型器件使衬底噪声的敏感度最小。